第4章 组合逻辑电路

1、第第4 4章章 组合组合逻辑电路本章主要内容本章主要内容（1）组合逻辑电路的基本概念组合逻辑电路的基本概念（2）逻辑函数的卡诺图化简法）逻辑函数的卡诺图化简法（3）组合逻辑电路的分析）组合逻辑电路的分析 （4）组合逻辑电路的设计）组合逻辑电路的设计 (5) 几种常用的组合逻辑电路几种常用的组合逻辑电路4.1 几个基本概念几个基本概念n数字逻辑电路可以分为两种类型：一类是数字逻辑电路可以分为两种类型：一类是组合逻辑电路组合逻辑电路，另一类是另一类是时序逻辑电路时序逻辑电路。n一个逻辑电路，如果它在任何时刻的输出仅仅是该时刻输一个逻辑电路，如果它在任何时刻的输出仅仅是该时刻输入状态的函数，而与先前

2、的输入状态无关，这样的逻辑电入状态的函数，而与先前的输入状态无关，这样的逻辑电路称为路称为组合逻辑电路组合逻辑电路。4.1.1 “积之和积之和”与与“和之积和之积”n逻辑函数的逻辑函数的“与或与或”表达式表达式的形式，称为逻辑函数的的形式，称为逻辑函数的“积积之和之和”形式，也称形式，也称SP型型。例如：。例如： f（x1，x2，x3）=x1x2+x1x3+x1x2* x3 f（A,B,C,D）=ABC+BC* D+CD+A*CD* 它们是它们是“积之和积之和”形式的逻辑函数表达式。形式的逻辑函数表达式。n逻辑函数的逻辑函数的“或与或与”表达式表达式的形式，称为逻辑函数的的形式，称为逻辑函数的

3、“和和之积之积”形式，也称形式，也称PS型型。例如：。例如： F(u,v,w)=(u+v)(u*+w)(u+v*+w) F(A,B,C,D)=(A+B+C)(B*+C+D*)(A+D*) 它们是它们是“和之积和之积”形式的逻辑函数表达式。形式的逻辑函数表达式。n利用逻辑代数的基本公式，可以将任何一个逻辑函数化为利用逻辑代数的基本公式，可以将任何一个逻辑函数化为“积之和积之和”或或“和之积和之积”的形式的形式。4.1.2 最小项和最大项最小项和最大项1最小项最小项n设有设有n个变量，个变量，p为一个含有为一个含有n个因子的乘积项个因子的乘积项，如果在，如果在p中每个变量都以原变量或反变量的形式作

4、为一个因子出现中每个变量都以原变量或反变量的形式作为一个因子出现且仅出现一次，则称且仅出现一次，则称p为为n个变量的一个最小项。个变量的一个最小项。n例如例如:对于三个逻辑变量对于三个逻辑变量A、B、C来说，有来说，有A*B*C*，A*B*C，A*BC*，A*BC，AB*C*，AB*C，ABC*，ABC八个最小项。八个最小项。n一地说，对于一地说，对于n个变量，共有个变量，共有2n个最小项。个最小项。n为了简化最小项的书写，也可以用为了简化最小项的书写，也可以用mi表示最小项，并按下表示最小项，并按下述规则确定述规则确定i的值：的值： n当乘积项中的变量按序（当乘积项中的变量按序（A，B，C，

5、D，）排好以后，）排好以后，如果变量以原变量形式出现时记作如果变量以原变量形式出现时记作1，以反变量形式出现时，以反变量形式出现时记作记作0，并把这，并把这1和和0序列构成的二进制数化成相应的十进制序列构成的二进制数化成相应的十进制数，那么这个十进制数就是数，那么这个十进制数就是i的值。的值。n例如，与最小项例如，与最小项A*B*C*对应的二进制数码为对应的二进制数码为“000”，所以，所以记记A*B*C* =m0；与最小项；与最小项AB*C对应的二进制数码为对应的二进制数码为“101”，所以记，所以记AB*C =m5等。等。2最小项的性质最小项的性质（1）对于任意一个最小项，只有一组变量的取

6、值使得它的值）对于任意一个最小项，只有一组变量的取值使得它的值为为1，而在变量取其他各组值时，该最小项的值都为，而在变量取其他各组值时，该最小项的值都为0；不；不同的最小项，使得它的值为同的最小项，使得它的值为1的那一组变量的取值也不相同。的那一组变量的取值也不相同。（2）n个变量的全体最小项共有个变量的全体最小项共有2n个，而且它们的和为个，而且它们的和为1。 因为对于变量的任意一组取值都有一个最小项的值为因为对于变量的任意一组取值都有一个最小项的值为1，所以所以，全体最小项之和恒为，全体最小项之和恒为1。 （3）设设mi和和mj是是n个变量的两个最小项，若个变量的两个最小项，若ij，则，则

7、mimj=0。即即n个变量的任意两个不同的最小项之积恒为个变量的任意两个不同的最小项之积恒为0。 这是因为对于变量的任意一组取值，这是因为对于变量的任意一组取值，mi和和mj不可能同时不可能同时为为1，因此，因此mimj恒为恒为0。3最大项最大项n与最小项相对应，还有最大项，定义如下：与最小项相对应，还有最大项，定义如下： n设有设有n个变量，个变量，p为一个具有为一个具有n项的和项的和，如果在，如果在p中每一个中每一个变量都以原变量或者反变量的形式作为一项出现且仅出现变量都以原变量或者反变量的形式作为一项出现且仅出现一次，则称一次，则称p为为n个变量的一个最大项。个变量的一个最大项。n同样，

8、对于同样，对于n个变量来说，最大项共有个变量来说，最大项共有2n个。个。n例如，两个变量的四个最大项为：例如，两个变量的四个最大项为：A*+B*，A*+B，A+B*，A+B。4.1.3 最小项表达式和最大项表达式最小项表达式和最大项表达式n一个逻辑函数的一个逻辑函数的SP型或型或PS型并不是唯一的，这仍给人们型并不是唯一的，这仍给人们研究逻辑函数问题带来一些不便，但由最小项所构成的研究逻辑函数问题带来一些不便，但由最小项所构成的“与或与或”表达式和由最大项所构成的表达式和由最大项所构成的“或与或与”表达式却是表达式却是唯一的。唯一的。n由最小项之和所构成的逻辑表达式，称为逻辑函数的最小由最小项

9、之和所构成的逻辑表达式，称为逻辑函数的最小项表达式，也叫逻辑函数的项表达式，也叫逻辑函数的规范规范“积积-和和”式式，或叫逻辑，或叫逻辑函数的函数的第一范式第一范式。例如：。例如： F（A,B,C）=A*BC+AB*C+ABC 就是逻辑函数就是逻辑函数F的最小项表达式或第一范式。为了简化可的最小项表达式或第一范式。为了简化可写成：写成： F（A,B,C）=m3+m5+m7=m（3,5,7）n由最大项之积所构成的逻辑表达式，称为逻辑函数的由最大项之积所构成的逻辑表达式，称为逻辑函数的最大最大项表达式，项表达式，也也称称逻辑函数的逻辑函数的第二范式第二范式。例如：。例如： F（A,B,C）=(A+

10、B+C)(A+B+C*)(A*+B+C) 就是逻辑函数就是逻辑函数F的最大项表达式或第二范式。的最大项表达式或第二范式。定理定理 n n个变量的任何一个逻辑函数，都可以展开成一组最小个变量的任何一个逻辑函数，都可以展开成一组最小项的和或最大项的积，并且这种展开是唯一的。项的和或最大项的积，并且这种展开是唯一的。n这是一个很重要的定理，它的另一种叙述方法是：这是一个很重要的定理，它的另一种叙述方法是： n n个变量的任何一个逻辑函数，都可以展开成第一范式或个变量的任何一个逻辑函数，都可以展开成第一范式或第二范式，并且这种展开是唯一的。第二范式，并且这种展开是唯一的。 所以也称它为所以也称它为范式

11、定理范式定理。 n该定理之所以重要，是因为由该定理之所以重要，是因为由“最小项的和最小项的和”或或“最大项最大项的积的积”所组成的逻辑函数表达式是唯一的，这给研究和使所组成的逻辑函数表达式是唯一的，这给研究和使用逻辑函数带来极大的方便。用逻辑函数带来极大的方便。n特别是第一范式，这实际上告诉我们，可以把最小项看作特别是第一范式，这实际上告诉我们，可以把最小项看作构成逻辑函数的基本元素。也就是可以把任何一个逻辑函构成逻辑函数的基本元素。也就是可以把任何一个逻辑函数，看做由若干最小项所构成。数，看做由若干最小项所构成。n对第二范式的研究，由于逻辑函数的对偶性，完全可以由对第二范式的研究，由于逻辑函

12、数的对偶性，完全可以由对第一范式的研究推出。对第一范式的研究推出。n下面下面给出由给定的逻辑函数写出它的范式的方法。给出由给定的逻辑函数写出它的范式的方法。（1）真值表法：）真值表法：对给定的逻辑函数，列出它的真值表，然对给定的逻辑函数，列出它的真值表，然后由真值表写出范式。后由真值表写出范式。n第一范式：第一范式： 在真值表中，找出函数在真值表中，找出函数F的值为的值为1的所有行，的所有行，对每一行变量的取值组合，如果变量取值为对每一行变量的取值组合，如果变量取值为1，则写出相，则写出相应的原变量；如果变量取值为应的原变量；如果变量取值为0，则写出相应的反变量。，则写出相应的反变量。n然后写

13、出该行变量取值所对应的变量之积，就得到该函然后写出该行变量取值所对应的变量之积，就得到该函数的一个最小项，再把所有这样的最小项相加，就是该数的一个最小项，再把所有这样的最小项相加，就是该函数的第一范式，即该函数的最小项表达式。函数的第一范式，即该函数的最小项表达式。n第二范式：第二范式： 在真值表中，找出函数在真值表中，找出函数F的值为的值为0的所有行，的所有行，对每一行变量的取值组合，如果变量取值为对每一行变量的取值组合，如果变量取值为1，则写出相，则写出相应的反变量；如果变量取值为应的反变量；如果变量取值为0，则写出相应的原变量。，则写出相应的原变量。n然后写出该行变量取值所对应的变量之和

14、，就得到该函数然后写出该行变量取值所对应的变量之和，就得到该函数的一个最大项，再把所有这样的最大项相乘，就是该函数的一个最大项，再把所有这样的最大项相乘，就是该函数的第二范式，即该函数的最大项表达式。的第二范式，即该函数的最大项表达式。（2）公式法）公式法 （详见教材（详见教材P54）4.2 逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法4.2.1 卡诺图卡诺图n卡诺图是用几何图形形象化地表示逻辑函数的真值表，即卡诺图是用几何图形形象化地表示逻辑函数的真值表，即卡诺图和真值表二者有一一对应的关系，每个最小项在真卡诺图和真值表二者有一一对应的关系，每个最小项在真值表上占一行，而在卡诺图上占一个小格

15、。值表上占一行，而在卡诺图上占一个小格。n图图4.1和图和图4.2表示了两种形式的卡诺图。对于多于六个变表示了两种形式的卡诺图。对于多于六个变量的卡诺图，因为它缺乏几何直观性，从而也就失去了实量的卡诺图，因为它缺乏几何直观性，从而也就失去了实际使用意义。际使用意义。 图图4.1 二到五变量卡诺图二到五变量卡诺图 图图4.2 二到五变量卡诺图的另一种形式二到五变量卡诺图的另一种形式n从图从图4.2所示的卡诺图可以看到，每个变量及其反变量各占所示的卡诺图可以看到，每个变量及其反变量各占卡诺图区域的一半，每一个编号的小格都是所有变量（原卡诺图区域的一半，每一个编号的小格都是所有变量（原变量或反变量）

16、的变量或反变量）的“与与”（交）。（交）。n例如对于四变量的卡诺图，编号为例如对于四变量的卡诺图，编号为13的小格是变量的小格是变量A、B、C*、D的的“与与”（交），即（交），即m13=ABC*D。如果这个小格内。如果这个小格内被 记 为被 记 为 1 ， 则 表 示 相 应 的 最 小 项 被 赋 值 为， 则 表 示 相 应 的 最 小 项 被 赋 值 为 1 ， 即， 即m13=ABC*D=1。n卡诺图与一个逻辑函数的真值表完全等价，卡诺图与一个逻辑函数的真值表完全等价，并且等价于一并且等价于一个规范的个规范的“积积-和和”表达式表达式逻辑函数的最小项表达式。逻辑函数的最小项表达式。n

17、所以称卡诺图为逻辑函数的最小项图示或最小项方块图。所以称卡诺图为逻辑函数的最小项图示或最小项方块图。例例4-3 一个三变量逻辑函数的卡诺图、真值表和最小项表达一个三变量逻辑函数的卡诺图、真值表和最小项表达式示于图式示于图4.3，从中可以看出三者之间的对应关系。，从中可以看出三者之间的对应关系。 图图4.3 卡诺图、真值表、最小项表达式的比较卡诺图、真值表、最小项表达式的比较n图图4.3（a）、（）、（b）、（）、（c）三者的逻辑意义完全相同，只）三者的逻辑意义完全相同，只是表示形式不同。是表示形式不同。n其中其中（a）为几何图形，）为几何图形，（b）为数字表格，）为数字表格，（c）为数学）为数

18、学表达式表达式。n依据它们各自的特点而分别在不同的场合得到应用。但基依据它们各自的特点而分别在不同的场合得到应用。但基于人们阅读图形优于阅读表格及数学表达式的特点，而以于人们阅读图形优于阅读表格及数学表达式的特点，而以卡诺图的表示方式最具有几何直观性卡诺图的表示方式最具有几何直观性。n卡诺图的表示方式在逻辑函数的化简中得到广泛应用。卡诺图的表示方式在逻辑函数的化简中得到广泛应用。4.2.2 卡诺图的编号卡诺图的编号n卡诺图的小方格编号原则为：卡诺图的小方格编号原则为： 任意一个小方格的编号（以二进制表示）与其相邻小方格任意一个小方格的编号（以二进制表示）与其相邻小方格的编号相比仅有一位不同。的

19、编号相比仅有一位不同。n由于每个小方格的编号用由于每个小方格的编号用n位二进制数表示，而使一个位二进制数表示，而使一个n位位的二进制数只有一位改变（的二进制数只有一位改变（1变变0，或，或0变变1），恰好可找出），恰好可找出n个二进制数，这些二进制数就是这个格的相邻格的编号。个二进制数，这些二进制数就是这个格的相邻格的编号。n卡诺图中某小方格的相邻格的个数等于它的二进制编号的卡诺图中某小方格的相邻格的个数等于它的二进制编号的位数或相应最小项的逻辑变量个数。位数或相应最小项的逻辑变量个数。n对于五变量的卡诺图，如图对于五变量的卡诺图，如图4.1（d），共），共32个小方格分为个小方格分为左右两个

20、矩形来表示，每个小方格仍有五个相邻小方格，左右两个矩形来表示，每个小方格仍有五个相邻小方格，其中四个可在这个小方格所在的矩形内找到，第五个可在其中四个可在这个小方格所在的矩形内找到，第五个可在另一个矩形的另一个矩形的对应位置对应位置上找到，如上找到，如m11除与左边矩形内的除与左边矩形内的m9、m10、m15、m3相邻之外，还与右边矩形内的相邻之外，还与右边矩形内的m27相邻。相邻。n所谓对应位置，所谓对应位置，可这样理解：把一个矩形重叠到另一个矩可这样理解：把一个矩形重叠到另一个矩形之上，透视地看，上边矩形的一个小方格就和下边矩形形之上，透视地看，上边矩形的一个小方格就和下边矩形的一个小方格

21、相对应。的一个小方格相对应。n在使用五变量卡诺图时，往往有人误把在使用五变量卡诺图时，往往有人误把m8与与m16（或（或m9与与m17等）认为是相邻格，其实只要比较一下它们对应的二等）认为是相邻格，其实只要比较一下它们对应的二进制数就可知道，它们并不具备相邻格的条件。进制数就可知道，它们并不具备相邻格的条件。4.2.3 用卡诺图化简逻辑函数用卡诺图化简逻辑函数 n用卡诺图进行逻辑化简的出发点是最小项表达式，化简的用卡诺图进行逻辑化简的出发点是最小项表达式，化简的目标与用公式法化简的目标相同，即：目标与用公式法化简的目标相同，即： （1）乘积项的数目最少；）乘积项的数目最少；（2）在满足乘积项数

22、目最少的情况下，每个乘积项的变量）在满足乘积项数目最少的情况下，每个乘积项的变量个数最少。个数最少。n利用卡诺图进行逻辑函数化简时应注意的几个问题：利用卡诺图进行逻辑函数化简时应注意的几个问题： （1）在卡诺图上合并最小项时，总是按）在卡诺图上合并最小项时，总是按2的乘幂来组合方格，的乘幂来组合方格，即把即把2个方格、个方格、4个方格、个方格、8个方格等合并起来。个方格等合并起来。2个方格合个方格合并可以消去并可以消去1个变量，个变量，4个方格合并可以消去个方格合并可以消去2个变量，个变量，8个个方格合并可以消去方格合并可以消去3个变量，等等。个变量，等等。（2）把尽可能多的方格合并成一组，组

23、越大，合并而成的）把尽可能多的方格合并成一组，组越大，合并而成的乘积项的变量个数就越少。乘积项的变量个数就越少。（3）用尽可能少的组覆盖逻辑函数的全部最小项，组越少，）用尽可能少的组覆盖逻辑函数的全部最小项，组越少，化简而得到的乘积项数目就越少。化简而得到的乘积项数目就越少。（4）在实现上述（）在实现上述（1）和（）和（2）时，一个最小项可以根据需）时，一个最小项可以根据需要使用多次，但至少也要使用一次。要使用多次，但至少也要使用一次。（5）一旦所有的最小项都被覆盖一次以后，化简就停止。）一旦所有的最小项都被覆盖一次以后，化简就停止。例例4-5 化简逻辑函数化简逻辑函数F(A,BC,D)=m(

24、0,1,3,8,9,11,13,14)所以所以，F(A,B,C,D)=ABCD+ACD+BD+BC例例4-6 化简逻辑函数化简逻辑函数 所以，所以，F(A,B,C,D)=ACD+ABCD+BCD+ABCD+ABCF(A,B,C,D)=AC+AB+ABD4.3 不完全规定的逻辑函数的化简方法不完全规定的逻辑函数的化简方法4.3.1 无关最小项的概念无关最小项的概念n在某些实际问题中，一个在某些实际问题中，一个n变量的逻辑函数并不是与变量的逻辑函数并不是与2n 个个最小项都有关，而仅与其中一部分有关，与另一部分则无最小项都有关，而仅与其中一部分有关，与另一部分则无关，即这另一部分最小项并不能决定该

25、函数的值。我们把关，即这另一部分最小项并不能决定该函数的值。我们把这些不能决定函数值的最小项称为无关最小项。这些不能决定函数值的最小项称为无关最小项。n无关最小项或非规定项在两种情况下出现：无关最小项或非规定项在两种情况下出现：n第一，第一，有时某些输入变量的取值组合根本不会出现，那么有时某些输入变量的取值组合根本不会出现，那么相应的最小项能够以任意方式供选择使用。既可以认为这相应的最小项能够以任意方式供选择使用。既可以认为这些最小项使函数的值为些最小项使函数的值为1，也可以认为这些最小项使函数，也可以认为这些最小项使函数的值为的值为0。这要由它们对简化逻辑函数是否有好处来决定。这要由它们对简

26、化逻辑函数是否有好处来决定。n第二，第二，对已知的一个逻辑网络，虽然所有的输入组合都可对已知的一个逻辑网络，虽然所有的输入组合都可能发生，但是我们只对某些输入组合才要求函数的输出为能发生，但是我们只对某些输入组合才要求函数的输出为1或或0，而对另外一些输入组合，函数究竟输出为，而对另外一些输入组合，函数究竟输出为1还是为还是为0，我们并不关心。我们并不关心。4.3.2 利用无关最小项化简逻辑函数利用无关最小项化简逻辑函数n因为无关最小项可以随意加到函数中去或不加到函数中去，因为无关最小项可以随意加到函数中去或不加到函数中去，而并不影响该函数原有的实际逻辑功能，所以，恰当地选而并不影响该函数原有

27、的实际逻辑功能，所以，恰当地选择无关最小项，可以使逻辑函数极大地简化。择无关最小项，可以使逻辑函数极大地简化。n 例例 如下图所示，是一个用于如下图所示，是一个用于“四舍五入四舍五入”的逻辑电路，的逻辑电路，输入输入A,B,C,D按按8421编码，即编码，即X=8A+4B+2C+D，要求当，要求当X5时，输出时，输出F=1；否则；否则F=0，求，求F的最简的最简“与或与或”表达式。表达式。根据题意，列真值表。在真值表中的根据题意，列真值表。在真值表中的A,B,C,D的的6种取值组合种取值组合（10101111）在本问题中是不可能出现的。在本问题中是不可能出现的。对于这对于这6种取值，可以随意选

28、择种取值，可以随意选择F的值为的值为“1”还是为还是为“0”，而，而对该逻辑电路的实际功能无关紧要。对该逻辑电路的实际功能无关紧要。 这这6种取值组合所对应的最小项就称种取值组合所对应的最小项就称无关最小项。无关最小项。与它们对应与它们对应的的F值记为值记为“d” (dont care)d既可认为是既可认为是“1”，也可以，也可以认为是认为是“0”，根据化简的需要而定。，根据化简的需要而定。X A B C DF0123456789- 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1

29、 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10000011111ddddddF(A,B,C,D)= m(5,6,7,8,9)+ d(10,11,12,13,14,15)所以，所以， F(A,B,C,D)= A+BC+BD4.4 组合逻辑电路的分析组合逻辑电路的分析组合逻辑电路的分析，组合逻辑电路的分析，就是对给定的组合逻辑电路进行逻就是对给定的组合逻辑电路进行逻辑描述，找出与该电路相对应的输入、输出逻辑关系表达辑描述，找出与该电路相对应的输入、输出逻辑关系表达式，并在必要时进行化简或评价该电路设计是否合理等。式，并在必要时进行化简或评价该电路设计

30、是否合理等。n组合逻辑电路的分析组合逻辑电路的分析基本步骤：基本步骤：（1）根据给定的电路，逐级写出输入、输出关系式；）根据给定的电路，逐级写出输入、输出关系式；（2）依次代入，最后得到整个电路的输入、输出关系式；）依次代入，最后得到整个电路的输入、输出关系式；（3）如能化简，则进行化简，明确电路的功能和改进方案。）如能化简，则进行化简，明确电路的功能和改进方案。例例4-12 分析图分析图4.14所示的组合逻辑电路。所示的组合逻辑电路。 图图4.14 例例4-12逻辑电路图逻辑电路图 n由图由图4.12 容易得出：容易得出： y1= (ABC)*， y2= (ABC*)* y3= (A*BC)

31、*， y4= (AB*C)* 所以输出所以输出F的表达式为：的表达式为： F=ABC+ABC*+A*BC+AB*Cn分析该电路的结构能否再简化一些。画出分析该电路的结构能否再简化一些。画出F的卡诺图，的卡诺图，如如图图4.15所示所示。从卡诺图可明显看出，。从卡诺图可明显看出，F可化简为：可化简为： F=AB+AC+BCn根据化简后的根据化简后的F表达式可画出如图表达式可画出如图4.16所示的逻辑电路图。所示的逻辑电路图。它比图它比图4.14所示的逻辑电路节省了所示的逻辑电路节省了4个个“与非与非”门。门。 图图4.15 例例2卡诺图卡诺图 图图4.16 简化后的逻辑电路图简化后的逻辑电路图

32、4.5 组合逻辑电路的设计组合逻辑电路的设计组合逻辑电路的组合逻辑电路的设计设计也称组合逻辑电路的也称组合逻辑电路的综合综合，它是一个，它是一个与组合逻辑电路的分析相反的过程，即它是由给定的逻辑与组合逻辑电路的分析相反的过程，即它是由给定的逻辑功能求得实现相应功能的逻辑电路。功能求得实现相应功能的逻辑电路。基本步骤：基本步骤： (1)(1)明确实际问题的逻辑功能；明确实际问题的逻辑功能； (2) (2) 根据逻辑功能列真值表；根据逻辑功能列真值表； (3) (3) 由真值表写出逻辑函数的表达式；由真值表写出逻辑函数的表达式； (4) 化简，并根据可能提供的门电路类型，将表达式化成化简，并根据可

33、能提供的门电路类型，将表达式化成 所需要的表达式；所需要的表达式； (5) 画出逻辑电路图。画出逻辑电路图。1.半加器半加器 设计的一般步骤：设计的一般步骤：(1) 明确逻辑功能，根据逻辑功能列出真值表。明确逻辑功能，根据逻辑功能列出真值表。输入信号：加数输入信号：加数 ， 被加数被加数AB输出信号：本位的和输出信号：本位的和 ，向高位的进位数，向高位的进位数SC返 回下一节下一页上一页上一节4.5.1加法电路的设计加法电路的设计0 0 0 01 1 0 00 0 1 11 1 1 1ABSC0 00 00 01 11 10 01 10 0异或BABABASBAC 与返 回下一节下一页上一页(

34、2) 根据真值表写出逻辑表达式。0 0 0 01 1 0 00 0 1 11 1 1 10 00 00 01 11 10 01 10 0ABSC(3) 根据逻辑表达式画出逻辑电路。=1ABS&CCASBCO (b) 逻辑符号 (a) 电路图 2. 全加器（全加器（Full Adder）的设计）的设计全加器：全加器：实现两个一位二进制数相加并考虑低位进位的逻实现两个一位二进制数相加并考虑低位进位的逻辑电路。它具有三个输入端和两个输出端，三个输入端分辑电路。它具有三个输入端和两个输出端，三个输入端分别是加数、被加数及低位进位数，两个输出端分别是别是加数、被加数及低位进位数，两个输出端分别是

35、和数和数及及进位数。进位数。设计要求：设计一个由设计要求：设计一个由“与非与非”门构成的全加器电路。门构成的全加器电路。设计：设计：（1）明确逻辑功能，列真值表：）明确逻辑功能，列真值表：设两个一位的二进制数设两个一位的二进制数分别为分别为A和和B，低位来的进位为，低位来的进位为J，相加后产生的，相加后产生的“全加和全加和”为为H，全加进位为，全加进位为J。（2）输出函数的最小项表达式为：）输出函数的最小项表达式为： A B J H J 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

36、 H= A B J+ A B J+ A B J + A B J = m(1,2,4,7) J= A B J +A B J+A B J+A B J = m (3,5,6,7) （3）化简：）化简： 由图可见：由图可见： H的表达式已不能再进行化简的表达式已不能再进行化简 J=BJ+AJ+AB6375ABJABJ2417ABJABJ（4）用）用“与非与非”门实现，画出逻辑图。门实现，画出逻辑图。CI JAHBCOJ 4.5. 2 代码转换电路的设计代码转换电路的设计设计要求：设计要求：设计一个设计一个“余余3码码”到到“8421码码”的代码转换的代码转换电路。电路。（1）列真值表；）列真值表；（2

37、）写出各输出函数的最小项表达式；）写出各输出函数的最小项表达式；（3）用卡诺图法化简；）用卡诺图法化简；（4）画出逻辑图。）画出逻辑图。 多个发光二极管封装在一起的七段数码显示器按其连接形式可分为共阳显示器和共阴显示器。图所示为共阳和共阴的七段显示器，在显示器中除了显示数字必须的七段笔画外，还提供了小数点。共阳显示器的阳极连接在一起，此时对阳极提供一正电压，通过限流电阻控制其阴极为高电平或是低电平来决定其暗或是亮。共阴显示器的阴极连在一起，此时可将阴极接地，通过限流电阻控制其阳极为高电平或是低电平来决定其亮或是暗。4.5. 3 七段数字显示器的原理与设计七段数字显示器的原理与设计输入控制代码a

38、 b c d e f g设计要求：设计要求：设计一个七段显示译码器，其输入为设计一个七段显示译码器，其输入为2421码，七段码，七段显示器为共阴极接法。显示器为共阴极接法。（1）列真值表；）列真值表；（2）写出各输出函数的最小项表达式；）写出各输出函数的最小项表达式；（3）用卡诺图法化简；）用卡诺图法化简；（4）画出逻辑图。）画出逻辑图。练习题：练习题：某火车站有特快、直快和慢车三种类型的客运列车某火车站有特快、直快和慢车三种类型的客运列车进出，要求用与非门和非门设计一个指示列车等待进出，要求用与非门和非门设计一个指示列车等待进站的逻辑电路，进站的逻辑电路，3个指示灯一二三分别对应特快、个指示

39、灯一二三分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当请求进站的时候，无论其他两种列车慢车，要求当请求进站的时候，无论其他两种列车是否请求进站，一号灯亮。当特快没有请求，直快是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。快和直快均没有请求，而慢车有请求时，三号灯亮。4.6 几种常用的组合逻辑电路几种常用的组合逻辑电路1. 加法器加法器2. 译码器译码器3. 编码器编码器4. 多路选择器多路选择器5

40、. 多路分配器多路分配器1. 加法器（加法器（Adder）n n由于由于J0恒为恒为0，所以，所以0 可用一个半加器代替。这种结构可用一个半加器代替。这种结构的加法器称为的加法器称为“串行进位的加法器串行进位的加法器”（ripple-carry adder），其正确的和数应形成于最高位的进位），其正确的和数应形成于最高位的进位Jn+1产产生之后。生之后。n相加的二进制位数越多，则进位传播时间越长，加法相加的二进制位数越多，则进位传播时间越长，加法器的速度也就越慢。除此以外，还有器的速度也就越慢。除此以外，还有“并行进位加法并行进位加法器器”、“分组进位加法器分组进位加法器”等。等。n-10nJ

41、0H0J1Jn-1Jn+1Hn-1HnBn-1An-1B0A0BnAn2. 译码器（译码器（Decoder）n二进制译码器逻辑特性：有二进制译码器逻辑特性：有n个输入变量，个输入变量，2n个输出，每个输出，每个输出对应于一个个输出对应于一个n变量的最小项。变量的最小项。n由最小项的性质容易得出，在译码器的由最小项的性质容易得出，在译码器的2n个输出中，任何个输出中，任何时刻仅有一个输出为时刻仅有一个输出为“1”，而其余的，而其余的2n -1个输出为个输出为“0”。n一般结构一般结构译码器译码器Decodern位输入位输入代码代码2n个输个输出信号出信号3-8译码器（译码器（3 to 8 dec

42、oder）n3+23=11块门电路块门电路n一般地说，需一般地说，需n+2n块门电路块门电路n现成产品现成产品SN74138(3-8译码器译码器)SN74154(4-16译码器译码器)1A B C11m0CBACBACBABCACBACBACABABCC B Am1m2m3m4m5m6m7ABC5174LS138的逻辑功能内部电路图负逻辑与非门译码输入端 S为控制端（又称使能端） S=1 译码工作 S=0 禁止译码， 输出全1 1 321SSSS输出端)7, 2 , 1 , 0(imSYii74LS138的功能表译中为0高电平有效低电平有效禁止译码译码工作74LS138的逻辑符号低电平有效输出

43、三位二进制代码使能端74LS13874LS138的逻辑功能的逻辑功能 三个译码输入端（又称地址输入端）三个译码输入端（又称地址输入端）A2A2、A1A1、A0A0，八个译码输出端八个译码输出端 ，以及三个控制端（又称使能，以及三个控制端（又称使能端）端） 、 、 。 、 ， 是译码器的控制输入端，当是译码器的控制输入端，当 = 1= 1、 + + = 0 (= 0 (即即 = 1, = 1, 和和 均为均为0)0)时，时，S S输出为高电平，译码输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。被封锁在高电平。S1

44、S2S1S2S3S1S2S3S1S3S2Y0Y7S3321SSSS 当译码器处于工作状态时，每输入一个二进制代码将使当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被以说对应的输出端被“译中译中”。 74LS13874LS138输出端被输出端被“译中译中”时为低电平，所以其逻辑符号时为低电平，所以其逻辑符号中每个输出端中每个输出端 上方均有上方均有“”符号符号。 Y0Y7)7, 2 , 1 , 0(imSYii试用试用74LS13874LS138译码器实现逻辑函数：译码器

45、实现逻辑函数：解：因为)7 , 6 , 5 , 3 , 1 (),(mCBAF765317653176531mmmmm)7 , 6 , 5 , 3 , 1 (),(YYYYYmmmmmmCBAF)7, 2 , 1 , 0(imYii则 因此，正确连接控制输入端使译码器处于工作状态，将 、 、 、 、 经一个与非门输出，A2、A1、A0分别作为输入变量A、B、C，就可实现组合逻辑函数。 Y1YYYY76531)7 , 6 , 5 , 3 , 1 (),(YYYYYmCBAF 用用“3-8译码器译码器”构成全加器构成全加器H= A B J+ A B J+ A B J + A B J = m(1,2

46、,4,7) J= A B J +A B J+A B J+A B J = m (3,5,6,7)J&J&H ABJ13. 编码器编码器n实现编码操作的电路叫实现编码操作的电路叫编码器（编码器（Encoder）。编码器的功。编码器的功能与译码器相反，它能够形成与输入信号（被编码的对象）能与译码器相反，它能够形成与输入信号（被编码的对象）相对应的输出代码。相对应的输出代码。n如果输入信号的个数为如果输入信号的个数为N，输出代码的位数为，输出代码的位数为n，则，则N与与n应满足关系式应满足关系式N2n，即输入信号最多为，即输入信号最多为2n个。个。n编码器的一般结构编码器的一般结构如图

47、如图4.30 所示所示。图图4.30 编码器的一般结构编码器的一般结构n编码器的设计方法为：编码器的设计方法为： n首先列出输入输出真值表，通过真值表反映出与输入信号首先列出输入输出真值表，通过真值表反映出与输入信号分别为分别为1时相对应的时相对应的n位输出代码；然后，画出逻辑图。位输出代码；然后，画出逻辑图。n一个一个“4-2编码器编码器”的真值表的真值表如表如表4-8所示所示，逻辑图，逻辑图如图如图4.31所示所示。n 表表4-8 4-2编码器真值表编码器真值表n n 图图4.31 4-2编码器逻辑图编码器逻辑图 输入输入 输出输出 W X Y ZD1 D2 1 0 0 0 0 1 0 0

48、 0 0 1 0 0 0 0 10 0 0 11 01 1n由表由表4-8可见，尽管可见，尽管4位输入信号（位输入信号（W、X、Y、Z）最多有）最多有16种取值组合，但由于输出代码仅有种取值组合，但由于输出代码仅有2位，所以只能与位，所以只能与4种种输入信号的取值组合相对应，其余的输入信号的取值组合相对应，其余的12种输入信号取值组种输入信号取值组合我们并不关心。如果用卡诺图方法化简，可以把它们当合我们并不关心。如果用卡诺图方法化简，可以把它们当作无关最小项。输出代码作无关最小项。输出代码00、01、10、11分别与分别与4位输入位输入信号单独为信号单独为1时的状态相对应。可以用直接观察的方法

49、得时的状态相对应。可以用直接观察的方法得到输出函数的最简表达式为：到输出函数的最简表达式为： D0= W *Y* D1= W* X*n即，只要输入即，只要输入W=0且且Y=0，则输出，则输出D0=1；只要输入；只要输入W=0且且X=0，则输出，则输出D1=1。上述的最简输出表达式也可用卡诺图。上述的最简输出表达式也可用卡诺图法（利用无关最小项）化简得到。法（利用无关最小项）化简得到。 4. 多路选择器（多路选择器（Multiplexer）( 1) 逻辑特性逻辑特性n多路选择器又称多路选择器又称“多路器多路器”。它的基本功能是等效于一个。它的基本功能是等效于一个“单刀多掷单刀多掷”开关。如图所示

50、为一个开关。如图所示为一个“单刀多掷单刀多掷”开关，开关，其作用是通过开关的转换作用，将输入其作用是通过开关的转换作用，将输入A或或B传送到输出传送到输出去。去。n单刀多掷开关单刀多掷开关输入输入输出输出结构图结构图n n它具有它具有2n个输入和一个输个输入和一个输出，由出，由n位控制信号的不位控制信号的不同组合来控制其选择，并同组合来控制其选择，并将选择的输入信号送到输将选择的输入信号送到输出端去。出端去。n多路选择器的逻辑功能与多路选择器的逻辑功能与上面的上面的“单刀多掷开关单刀多掷开关”类似，它也是从多个输入类似，它也是从多个输入中选出一个，并把它送到中选出一个，并把它送到输出端去。输出

51、端去。n一般结构如左图所示。一般结构如左图所示。多路选择器n位控制信号位控制信号2n个个输入输入输出输出n原理图原理图n功能表功能表a0a1a2a3FS1S2“控制字控制字”，也称，也称“地址输入地址输入”地址输入地址输入 S1 S2输出输出 F0 0a00 1a11 0a21 1a3四输入多路选择器四输入多路选择器n图形符号图形符号n输出逻辑表达式输出逻辑表达式n用途用途1.用作数据传输时的选择开关。用作数据传输时的选择开关。2.实现某些逻辑函数实现某些逻辑函数n典型产品典型产品SN74157（二选一）（二选一）SN74153（四选一）（四选一）SN74152（八选一）（八选一）SN7415

52、0（十六选一）（十六选一）四输入多路选择器321021212121aSSaSSaSSaSSFa1a2a3F输入函数地址输入FS1S2a0(2 ) 用多路选择器实现逻辑函数用多路选择器实现逻辑函数n例例1：用四输入多路选择器实现逻辑函数：用四输入多路选择器实现逻辑函数：n将此结果与四输入多路选择器的将此结果与四输入多路选择器的“输出逻辑表达式输出逻辑表达式”相对照即可发现，只要把输入变量相对照即可发现，只要把输入变量A、B分别接到地址分别接到地址输入端输入端S1、S2，而把，而把1、C、1、 分别作为四个输入函分别作为四个输入函数数a0， a1， a2， a3， 就可以用这个就可以用这个“四输入

53、多路选择四输入多路选择器器”实现逻辑函数实现逻辑函数G。ABCBACBABAABCCCBACBACCBAABCCBACBACBACBACBACBAGCAABCBAG11)()(),(C),(解：Cn G的实现的实现n一般地说：一般地说：用用四输入四输入多路选择器可以实现多路选择器可以实现三变量三变量单输出逻辑函数。单输出逻辑函数。用用八输入八输入多路选择器可以实现多路选择器可以实现四变量四变量单输出逻辑函数单输出逻辑函数用用十六输入十六输入多路选择器可以实现多路选择器可以实现五变量五变量单输出逻辑函数单输出逻辑函数CGa1a2a3a0S1S2G11CBAABCDDABCCDBADCBABCDA

54、DBCADCBADCBADCBAF),(n例例2 用八输入的多路选择器实现逻辑函数：用八输入的多路选择器实现逻辑函数：n地址输入组合和输入函数地址输入组合和输入函数关系表关系表n用八输入多路选择器实现用八输入多路选择器实现地址输入组合输入组合Da1a20a31a4a5Da60a71a8CBACBACBABCACBACBACABABCa1a2a3a4S1S2FD0 1DS3ABCa5a6a7a8D 0D1DD例例3 用多路选择器构成全加器用多路选择器构成全加器n用多路选择器构成全加器用多路选择器构成全加器a1a2a3a0S1S0Sna1a2a3S1S0Cn+101ABCna05. 多路分配器（多

55、路分配器（Demultiplexer）n多路分配器多路分配器的逻辑功能与的逻辑功能与多路选择器多路选择器恰好相反。恰好相反。n多路选择器是在多个输入信号中选择其中之一送到输出去；多路选择器是在多个输入信号中选择其中之一送到输出去；n多路分配器是把一个输入信号分配到多路输出的其中之一去。多路分配器是把一个输入信号分配到多路输出的其中之一去。因此，多数分配器也称因此，多数分配器也称“逆多路选择器逆多路选择器”。多路分配器的应用多路分配器的应用n用一条传输线分时地传送多路信号。用一条传输线分时地传送多路信号。n 多多路路选选择择器器01234567多多路路分分配配器器01234567传输线传输线A

56、B C多路分配器的一般结构多路分配器的一般结构n一般结构一般结构多路分配器n位控制信号位控制信号2n个个输出输出输入输入I2位控制输入四路输出的多路分配器位控制输入四路输出的多路分配器n原理图原理图n功能表功能表n图形符号图形符号n输出函数表达式输出函数表达式四输出多路分配器a3a2a1a0S1S0;013012011010ISSaISSaISSaISSaI地址输入 S1 S0输出a3 a2 a1 a00 00 0 0 I0 10 0 I 01 00 I 0 01 1I 0 0 0a3a2a1a0IS1S04.7 利用中大规模集成电路进行逻辑设计利用中大规模集成电路进行逻辑设计4.7.1 利用

57、中规模集成电路构成所需逻辑部件利用中规模集成电路构成所需逻辑部件 例例1 用多路选择器构成全加器用多路选择器构成全加器 例例2 用用“3-8译码器译码器”构成全加器构成全加器 4.8 组合逻辑电路中的竞争与险象组合逻辑电路中的竞争与险象4.8.1竞争现象竞争现象n在信号的传输过程中，一个信号可能经过几个不同的路径，在信号的传输过程中，一个信号可能经过几个不同的路径，最后又汇合到某个门电路的不同输入端上。由于不同的路最后又汇合到某个门电路的不同输入端上。由于不同的路径上传输时延可能不一样，于是信号到达会合点的时刻可径上传输时延可能不一样，于是信号到达会合点的时刻可能有先有后，这种现象称之为能有先

58、有后，这种现象称之为竞争现象（竞争现象（Race）。n产生竞争之后，有可能在电路的输出端瞬时出现非预期的产生竞争之后，有可能在电路的输出端瞬时出现非预期的错误输出。当然，也并不是所有存在竞争的地方都会出现错误输出。当然，也并不是所有存在竞争的地方都会出现不应该有的错误输出。一般称不会产生错误输出的竞争现不应该有的错误输出。一般称不会产生错误输出的竞争现象为象为非临界竞争非临界竞争，而把会产生错误输出的竞争现象称为，而把会产生错误输出的竞争现象称为临临界竞争。界竞争。4.8.2 险象的产生险象的产生n由于临界竞争会导致逻辑电路出现错误的输出信号，以至由于临界竞争会导致逻辑电路出现错误的输出信号，

59、以至于对后级电路产生危害，因此称临界竞争为冒险现象，或于对后级电路产生危害，因此称临界竞争为冒险现象，或简称简称险象（险象（Hazard）。n两个具有时延差异的逻辑信号加到同一个门的输入端，在两个具有时延差异的逻辑信号加到同一个门的输入端，在门的输出端上得到稳定输出以前，有可能出现一个非预期门的输出端上得到稳定输出以前，有可能出现一个非预期的短暂错误输出。的短暂错误输出。n这种错误输出就是由于竞争而引起的一次险象。例如，一这种错误输出就是由于竞争而引起的一次险象。例如，一个个2输入端的输入端的“与非与非”门，门，如图如图4.52（a）所示）所示，其真值表，其真值表说明的是输入信号说明的是输入信

60、号A、B和输出信号和输出信号F均为稳态时的输入输均为稳态时的输入输出逻辑关系，出逻辑关系，如图如图4.52（b）所示）所示。图图4.52 险象产生非预期的窄脉冲险象产生非预期的窄脉冲n如果如果A、B信号作相反方向的变化，并且具有一定的时延信号作相反方向的变化，并且具有一定的时延差异，则会在输出端上瞬时出现一个非预期的窄脉冲，差异，则会在输出端上瞬时出现一个非预期的窄脉冲，如如图图4.52（c）所示）所示。这种非预期的尖峰脉冲就是由于竞争。这种非预期的尖峰脉冲就是由于竞争而引起的一次险象。而引起的一次险象。n具有险象的组合逻辑电路可用具有险象的组合逻辑电路可用图图4.53所示所示的模型来描述。的模型来描述。n有一个逻