第04讲：VHDL语言-基本结构

1、FPGA and ASIC Technology Comparison - 1 2009 Xilinx, Inc. All Rights Reserved数字系统的数字系统的VHDLVHDL设计设计 VHDLVHDL语言程序的基本结构语言程序的基本结构 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 2 2009 Xilinx, Inc. A

2、ll Rights ReservedVHDL语言程序的结构语言程序的结构实体实体Entityu描述所设计的系统的外部接口信号；描述所设计的系统的外部接口信号；构造构造体体(结构体结构体)Architectureu描述系统内部的结构和行为；描述系统内部的结构和行为；库库Libraryu存放已经编译的实体、构造体、包集合和配置；存放已经编译的实体、构造体、包集合和配置；包集合包集合Packageu存放各设计模块都能共享的数据类型、常数和子程序等；存放各设计模块都能共享的数据类型、常数和子程序等；配置配置Configurationu用于从库中选取所需单元来组成系统设计的不同版本。用于从库中选取所需单

3、元来组成系统设计的不同版本。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 3 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 3 2009 Xilinx, Inc. All Rights ReservedVHDL语言的基本结构语言的基本结构用用 VHDL描述任何硬件电路时，都必须包含两描述任何硬件电路时，都必须包含两部分：部分：实体实体和和构造体构造体。u实体描述电路的输入、输出关系；实体

4、描述电路的输入、输出关系；u构造体描述电路的功能。构造体描述电路的功能。VHDL VHDL 语言描述与逻辑电路图的对应关系语言描述与逻辑电路图的对应关系c = a and b实体实体构造体构造体abc 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 4 2009 Xilinx, Inc. All Rights ReservedVHDL代码结构

5、代码结构library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity adder isPort ( op1 : in STD_LOGIC_VECTOR(7 downto 0); op2 : in STD_LOGIC_VECTOR(7 downto 0); result : out STD_LOGIC_VECTOR(8 downto 0);end adder;architecture Behavioral of adder isbeginre

6、sult = (0 & op1) + (0 & op2);end Behavioral;文本文件文本文件: adder.vhd库声明库声明主体单元主体单元(实体说明实体说明)二级单元二级单元(构造体构造体) 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 5 2009 Xilinx, Inc. All Rights Reser

7、vedVHDL代码结构代码结构library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity adder isPort ( op1 : in STD_LOGIC_VECTOR(7 downto 0); op2 : in STD_LOGIC_VECTOR(7 downto 0); result : out STD_LOGIC_VECTOR(8 downto 0);end adder;architecture Behavioral of adde

8、r isbeginresult = (0 & op1) + (0 & op2);end Behavioral;文本文件文本文件: adder.vhd主体单元主体单元(实体说明实体说明)二级单元二级单元(构造体构造体)库声明库声明 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 6 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 6 2009 Xilinx, Inc. All R

9、ights Reserved实体说明实体说明entity adder is port ( op1 : in STD_LOGIC_VECTOR(7 downto 0); op2 : in STD_LOGIC_VECTOR(7 downto 0); result : out STD_LOGIC_VECTOR(8 downto 0);end adder;实体名实体名端口名端口名端口模式端口模式(方向方向)端口类型端口类型关键字关键字分号分号 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 200

10、7 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 7 2009 Xilinx, Inc. All Rights Reserved实体说明实体说明实体在电路中主要是说明该电路的输入、输实体在电路中主要是说明该电路的输入、输出关系，更具体地说就是用来定义实体与外部的出关系，更具体地说就是用来定义实体与外部的连接关系以及需传送给实体的参数。连接关系以及需传送给实体的参数。实体声明的语法格式为：实体声明的语法格式为：ENTITY 实体名实体名 IS GENERIC(类类属表属表说明说明); PORT(端口端口

11、表表说明说明);END ENTITY实体名实体名注意注意：中中的部分为可缺省内容的部分为可缺省内容 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 8 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 8 2009 Xilinx, Inc. All Rights Reserved实体说明实体说明1.类属表说明类属表说明用以将信息参数传递到实体。最常用的用以将信息参数传递到实体。最常用的信息信息是

12、用来规定端口的大小、实体的定时特性等是用来规定端口的大小、实体的定时特性等。2.端口表端口表指明实体的输入、输出信号及其模式。端口指明实体的输入、输出信号及其模式。端口模式共有五种，如下所示。模式共有五种，如下所示。方向定义方向定义含义含义IN输入输入OUT输出输出(构造体内部不可再使用构造体内部不可再使用)INOUT双向双向BUFFER输出输出(构造构造体内部可再使用体内部可再使用)LINKAGE不指定方向，无论哪个方向都可不指定方向，无论哪个方向都可 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparis

13、on - 9 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 9 2009 Xilinx, Inc. All Rights Reserved类属语句类属语句类属声明类属声明u 类属是设计实体和其外部环境通信的静态信息提供通道类属是设计实体和其外部环境通信的静态信息提供通道 GENERIC CONSTANT 名字表名字表: IN 子类型标志子类型标志 : = 静态表达式静态表达式 , 类属使用类属使用 GENERIC MAP (类属关联列表类属关联列表)例子例子：实现如下设计，由三个二输入与门电

14、路组成如图所示的四输入与门实现如下设计，由三个二输入与门电路组成如图所示的四输入与门功能，要求门功能，要求门1的延迟时间为的延迟时间为5ns，门，门2的延迟时间为的延迟时间为6ns，门，门3的延迟时间为的延迟时间为7ns。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 10 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 10 2009 Xilinx, Inc. All Rights Res

15、erved类属例子类属例子实现方法实现方法1u 写写3个与门的设计实体个与门的设计实体u 门延迟分别为门延迟分别为5ns，6ns，7ns实现方法实现方法2u 只写一个与门的设计实体只写一个与门的设计实体u 利用类属语句修改门延迟利用类属语句修改门延迟 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 11 2009 Xilinx, Inc.

16、All Rights Reserved实现代码实现代码- and_gate.vhdentity and_gate is generic (delay : time); port (a : in std_logic; b : in std_logic; c : out std_logic);end and_gate;architecture behave of and_gate isbegin c = a and b after (delay);end behave;- and_4.vhdentity and_4 is port (a, b, c, d : in std_logic; q : o

17、ut std_logic);end and_4 ;architecture behave of and_4 is component and_gate is generic (delay : time); port (a : in std_logic; b : in std_logic; c : out std_logic); end component; signal q1, q2 : std_logic;begin U1 : and_gate generic map (5 ns) port map (a, b, q1); U2 : and_gate generic map (6 ns) p

18、ort map (c, d, q2); U1 : and_gate generic map (7 ns) port map (q1, q2, q);end behave; 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 12 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 12 2009 Xilinx, Inc. All Rights Reserved端口语句端口语句PORT(端口名端口名,

19、端口名端口名 : 方向方向 数据类型名数据类型名; : 端口名端口名, 端口名端口名 : 方向方向 数据类型名数据类型名);端口名的选取最好有意义：端口名的选取最好有意义：abcddclkrstq 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 13 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 13 2009 Xilinx, Inc. All Rights ReservedVHDL代码结构

20、代码结构library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity adder is Port ( op1 : in STD_LOGIC_VECTOR(7 downto 0); op2 : in STD_LOGIC_VECTOR(7 downto 0); result : out STD_LOGIC_VECTOR(8 downto 0);end adder;architecture Behavioral of adder isbegin

21、result = (0 & op1) + op2);end Behavioral;文本文件文本文件: adder.vhd库声明库声明主体单元主体单元(实体说明实体说明)二级单元二级单元(构造体构造体) 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 14 2009 Xilinx, Inc. All Rights Reserved构造

22、体描述构造体描述构造体具体地描述了设计实体的逻辑功能或内部电路结构造体具体地描述了设计实体的逻辑功能或内部电路结构关系，从而建立设计实体输入与输出之间的关系。构关系，从而建立设计实体输入与输出之间的关系。构造构造体功能可以用三种方式进行描述，即体功能可以用三种方式进行描述，即行为描述行为描述、数数据流描述据流描述(RTL)、结构描述结构描述，另外，还可以采用混合描述。，另外，还可以采用混合描述。一个实体可以有多一个实体可以有多个构造体个构造体，分别代表该器件的不同实，分别代表该器件的不同实现方案现方案 2007 Xilinx, Inc. All Rights ReservedFPGA and

23、ASIC Technology Comparison - 15 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 15 2009 Xilinx, Inc. All Rights Reserved功能描述方式功能描述方式行为描述行为描述RTL描述描述结构描述结构描述版图版图SUM = A + B after 3ns;SUM = A + B;component XLX_ADD2 port ( A : in std_logic; B : in std_logic; SUM : out std_logi

24、c);end component;硬件硬件模型模型可综合可综合代码代码器件库器件库布局布布局布线工具线工具 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 16 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 16 2009 Xilinx, Inc. All Rights Reserved构造体的格式构造体的格式ARCHITECTURE 构造体名构造体名 OF 实体名实体名 IS定义语句定义语

25、句 内部信号，常数，数据类型，函数等的内部信号，常数，数据类型，函数等的定义；定义；BEGIN并行处理语句和并行处理语句和block、process、function、procedure；END ARCHITECTURE 构造体名构造体名； 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 17 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 17 2009 Xilinx, Inc. All R

26、ights Reserved构造体说明构造体说明1. 构造体名称的命名构造体名称的命名。构造。构造体体的名称是对本结构的命的名称是对本结构的命名，它是名，它是该构造体该构造体的唯一的唯一名称。名称。“OF”后面紧跟的实后面紧跟的实体名表明了该实体所对应体名表明了该实体所对应的是哪一个实体。用的是哪一个实体。用 “IS”来来结束构造体结束构造体的命名。的命名。2. 定义语句。位于定义语句。位于“ARCHITECTURE”和和“BEGIN”之间。用于之间。用于对构对构造体内造体内部所使用的信号常部所使用的信号常数、数据类型和函数等进数、数据类型和函数等进行定义。行定义。3. 并行处理语句。处于并行

27、处理语句。处于“BEGIN”和和“END”之间。具之间。具体描述体描述了构造体了构造体的行为及的行为及其连接关系。其连接关系。-and4.vhdentity and_4 is port (a, b, c, d : in std_logic; q : out std_logic);end and_4;architecture behave of and_4 is component and_gate is generic (delay : time); port (a : in std_logic; b : in std_logic; c : out std_logic); end compon

28、ent; signal q1, q2 : std_logic;begin U1 : and_gate generic map (5 ns) port map (a, b, q1); U2 : and_gate generic map (6 ns) port map (c, d, q2); U3 : and_gate generic map (7 ns) port map (q1, q2, q);end behave; 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 18 2007 Xilinx

29、, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 18 2009 Xilinx, Inc. All Rights Reserved定义语句定义语句对构造体内所用的对构造体内所用的u信号信号u常数常数u数据类型数据类型u函数和过程函数和过程u部件部件等进行定义等进行定义仅对构造体内部可见仅对构造体内部可见 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 19 2007 Xilinx, Inc. All Rights R

30、eservedFPGA and ASIC Technology Comparison - 19 2009 Xilinx, Inc. All Rights Reserved并行处理语句并行处理语句具体描述构造体的行为、功能及其连接方式等具体描述构造体的行为、功能及其连接方式等也称功能描述语句也称功能描述语句语句间是并行的语句间是并行的 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 20 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Tec

31、hnology Comparison - 20 2009 Xilinx, Inc. All Rights Reserved实体说明与构造体关系实体说明与构造体关系实体说明可以被多个构造体共享实体说明可以被多个构造体共享u同一接口不同构造体同一接口不同构造体实体代表一系列同一接口的设计实体实体代表一系列同一接口的设计实体 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 21 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology

32、 Comparison - 21 2009 Xilinx, Inc. All Rights Reserved库声明库声明library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;库名库名关键字关键字库名库名包名包名项目名项目名 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 22 2007 Xilinx, Inc. All Rights Reserv

33、edFPGA and ASIC Technology Comparison - 22 2009 Xilinx, Inc. All Rights Reserved库的分类库的分类工作库工作库(working libraries)u当前设计单元编译后将放的库当前设计单元编译后将放的库资源库资源库(resource libraries)u包含当前设计单元引用到的单元的库包含当前设计单元引用到的单元的库 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 23 2007 Xilinx, Inc. All

34、Rights ReservedFPGA and ASIC Technology Comparison - 23 2009 Xilinx, Inc. All Rights Reserved库的作用范围库的作用范围 库说明语句的作用范围库说明语句的作用范围从一个实体说明开始到它从一个实体说明开始到它所属的构造体、配置为止，所属的构造体、配置为止，当一个源程序中当一个源程序中出现两个出现两个以上实体时，两条作为使以上实体时，两条作为使用库的说明语句应在每个用库的说明语句应在每个设计实体说明语句前重复设计实体说明语句前重复书写。书写。 2007 Xilinx, Inc. All Rights Rese

35、rvedFPGA and ASIC Technology Comparison - 24 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 24 2009 Xilinx, Inc. All Rights Reserved库的种类库的种类WORKu 隐含定义，不需要显式写出隐含定义，不需要显式写出u 接受用户分析接受用户分析(和修改和修改)的设计单元的设计单元STD：隐含存在于任意设计单元之前，不需要显式指出隐含存在于任意设计单元之前，不需要显式指出u STANDARD包集合：标准的预定义类型包集

36、合：标准的预定义类型u TEXTIO包集合：标准的文本相关的类型和操作包集合：标准的文本相关的类型和操作IEEEu std_logic_1164标准的逻辑系统标准的逻辑系统u std_logic_arith指定数据类型和相关的数学及比较操作指定数据类型和相关的数学及比较操作u std_logic_signed把把std_logic_vector当成有符号数的操作当成有符号数的操作u std_logic_unsigned把把std_logic_vector当成无符号数的操作当成无符号数的操作ASICu Xilinx, Altera, Synposys用户定义用户定义 2007 Xilinx, I

37、nc. All Rights ReservedFPGA and ASIC Technology Comparison - 25 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 25 2009 Xilinx, Inc. All Rights Reserveduse子句子句library子句使所有列出名字的库中的所有资源可见，通子句使所有列出名字的库中的所有资源可见，通过选择使用所要的项目的全名可以访问这些项目过选择使用所要的项目的全名可以访问这些项目 library IEEE; signal s

38、 : IEEE.std_logic_1164.std_logic;use子句可以缩短项目的引用子句可以缩短项目的引用 library IEEE; use IEEE.std_logic_1164.all; signal s : std_logic; 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 26 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 26 2009 Xilinx, Inc. Al

39、l Rights Reserved包集合包集合为了使类型、常量及子程序对若干个设计单元可见，为了使类型、常量及子程序对若干个设计单元可见，VHDL提供了包集合机制提供了包集合机制包集合是一个库单元包集合是一个库单元(设计单元设计单元)，包含可用于其他设计，包含可用于其他设计单元的一系列说明单元的一系列说明语法结构：语法结构： 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 27 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technol

40、ogy Comparison - 27 2009 Xilinx, Inc. All Rights Reserved包集合包集合包集合体包集合体(Package Body)是一个可选项，也就是说，包集是一个可选项，也就是说，包集合可以只由包集合标题构成。合可以只由包集合标题构成。包集合标题列出所有项的名称。包集合标题列出所有项的名称。包集合体具体给出各项的细节。包集合体具体给出各项的细节。 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 28 2007 Xilinx, Inc. All Righ

41、ts ReservedFPGA and ASIC Technology Comparison - 28 2009 Xilinx, Inc. All Rights Reserved包集合包集合package pkg_example is constant pi : real := 3.1415926535897936; constant deferred_constant : integer; function mean (a,b,c:real) return real; component and_gate is port(in1,in2 : bit); end component;end p

42、ackage; 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 29 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 29 2009 Xilinx, Inc. All Rights Reserved包集合包集合package body pkg_example is constant deferred_constant : integer := 5; function mean(a,b,c:re

43、al) return real is begin return (a+b+c)/3.0; end function;end package body; 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 30 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 30 2009 Xilinx, Inc. All Rights Reserved使用包集合使用包集合只有在程序包说明单元中说明的标识符才在程只

44、有在程序包说明单元中说明的标识符才在程序包之外可见序包之外可见并不是自动对其他设计单元可见，必须采用并不是自动对其他设计单元可见，必须采用use子句子句use pkg_example.all;y = mean(a,b,c) 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 31 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 31 2009 Xilinx, Inc. All Rights Res

45、erved配置配置配置语句描述层与层之间的连接关系以及实体与结构之配置语句描述层与层之间的连接关系以及实体与结构之间的连接关系。间的连接关系。设计者可以利用这种配置语句来选择不同的构造体，使设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。其与要设计的实体相对应。语法形式：语法形式：configuration 配置名配置名 of 实体名实体名 is 语句说明语句说明end 配置名；配置名； 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 32 2007 Xilinx, I

46、nc. All Rights ReservedFPGA and ASIC Technology Comparison - 32 2009 Xilinx, Inc. All Rights Reserved配置示例配置示例 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 33 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 33 2009 Xilinx, Inc. All Rights Reser

47、ved配置规定配置规定一般出现在构造体说明的结尾，一般出现在构造体说明的结尾，对构造体内对构造体内的具体元件的具体元件例示语句预先建立组装关系例示语句预先建立组装关系语法格式：语法格式：库名指定了组装实体所在的位置库名指定了组装实体所在的位置，构造体，构造体名指定了组装名指定了组装实体的某一具体实现方案实体的某一具体实现方案for 元件例示标识表元件例示标识表:元件名元件名use entity库名库名.实体名实体名(构造构造体名体名)； 2007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 34 2

48、007 Xilinx, Inc. All Rights ReservedFPGA and ASIC Technology Comparison - 34 2009 Xilinx, Inc. All Rights Reserved一位全加器示例一位全加器示例architecture struc of full_adder is component half_adder port( in1,in2 : in std_logic; sum,carry : out std_logic); end component; component or_gate port( in1,in2 : in std_logic; out1 : out std_logic); end