时序逻辑电路

1、第六章 时序逻辑电路 第六章第六章 时序逻辑电路时序逻辑电路 6.1 时序电路的分析时序电路的分析 6.2 同步时序电路的设计同步时序电路的设计6.3 计数器计数器 6.4 寄存器与移位寄存器寄存器与移位寄存器 *6.5 序列信号发生器序列信号发生器 第六章 时序逻辑电路 电路图电路图时钟方程、时钟方程、激励方程和激励方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能12356.1 时序逻辑电路的分析方法时序逻辑电路的分析方法计算计算4第六章 时序逻辑电路 6.1.1 同步时序电路分析举例同步时序电路分析举例 例例 1 时序电路如

2、图 6 - 1 所示，分析其功能。图 6 1 例 1 图 第六章 时序逻辑电路 解解该电路为同步时序电路。从电路图得到每一级的激励方程如下：1 1 32131212131KQQJQKQJKQJnnnnn1写写方方程程式式第六章 时序逻辑电路 nnnnnnnnnnnnnQCQQQQQQQQQQQQ3321132121121311JK触发器的特性方程：nnnQKQJQ1将各触发器的激励方程代入，即得电路的状态方程：1 1 32131212131KQQJQKQJKQJnnnnn2求状态方程求状态方程第六章 时序逻辑电路 3计算、列状态表计算、列状态表nnnnnnnnnnnnnQCQQQQQQQQQQ

3、QQ3321132121121311由次态方程，假定一个初始状态，代入次态方程中就可得其相应的次态。逐个假定，列表表示，即得状态真值表。第六章 时序逻辑电路 图 6 2 例 1 状态迁移图 4画状态图画状态图第六章 时序逻辑电路 该电路的波形图如图 63 所示。图 63例 1 波形图5画时序图画时序图第六章 时序逻辑电路 根据方程可得出状态迁移表， 如表 61 所示， 再由表得状态迁移图， 如图 62 所示。 由此得出该计数器为五进制递增计数器， 具有自校正能力(又称自启动能力)。所谓自启动能力， 指当电源合上后， 无论处于何种状态， 均能自动进入有效计数循环; 否则称其无自启动能力。第六章

4、时序逻辑电路 例例 2 时序电路如图 6 - 4 所示，分析其功能。 图 6 4 例 2 图 第六章 时序逻辑电路 解解 该电路为同步时序电路。电路图的激励方程为其次态方程为 nnnQDQDQD231231； ； nnnnnnQQQQQQ213112311 ; ; D触发器的特性方程：将各触发器的激励方程代入，即得电路的状态方程：DQn1第六章 时序逻辑电路 表表 6 2 例例 2 状态真值表状态真值表 nnnnnnQQQQQQ213112311 ; ; 第六章 时序逻辑电路 图 6 5 例 2 状态迁移图 第六章 时序逻辑电路 由此得出如表 62 所示的状态真值表和如图 65所示的状态图。

5、由状态迁移图可看出该电路为六进制计数器， 又称为六分频电路， 且无自启动能力。第六章 时序逻辑电路 该电路的波形图如图 6 - 6 所示。 图 6 6 例 2 波形图 第六章 时序逻辑电路 例例 3 时序电路如图 6 - 7 所示，试分析其功能，并画出x序列为1010 1100 的时序图， 设起始态Q2Q1=00。 第六章 时序逻辑电路 图 6 7 例 3 图 第六章 时序逻辑电路 解解 该电路中， 时钟脉冲接到每个触发器的时钟输入端， 故为同步时序电路。(1) 写出方程。 激励方程如下：nnnnQxKQxJxQKQxJ12122121 ; ; ,第六章 时序逻辑电路 写出次态方程。将上述激励

6、函数代入触发器的特性方程中， 即得每一触发器的次态方程如下：nnnnnnnnnnnQQxQnQxQKQJQQxQQnQnxQKQJQ22122221212111111212第六章 时序逻辑电路 输出方程为(2) 列出状态真值表。假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 63 所示。nQz1第六章 时序逻辑电路 表表 6 3 例例 3 状态真值表状态真值表 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 01 1 00 0 11 1 10 1 00 1 01 0 11 0 1nQ2x12nQ11nQnQ

7、1z第六章 时序逻辑电路 (3) 画出状态迁移图。由状态真值表可得出相应的状态图， 如图 68 所示。第六章 时序逻辑电路 图 6 8 例 3 状态迁移图 第六章 时序逻辑电路 (4) 画出给定输入x序列的时序图。根据给出的x序列， 由状态迁移关系可得出相应的次态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出为0； 然后将该节拍的次态作为下一节拍的现态， 根据输入x和状态迁移关系得出相应的次态和输出， 即 01 作为第二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此作出给定x序列的全部状态迁移关系， 如下所示， 其箭头表明将该节拍的次态作为下一节拍的现态。

8、第六章 时序逻辑电路 第六章 时序逻辑电路 根据上述时序关系作出时序图， 如图 69 所示。图 6 9 例 3 波形图 第六章 时序逻辑电路 6.1.2 异步时序电路分析举例异步时序电路分析举例 例例 4 异步时序电路如图 6 - 10 所示，试分析其功能。 第六章 时序逻辑电路 图 6 10 例 4 图 第六章 时序逻辑电路 解解 由电路可知CP1=CP3=CP, CP2=Q1, 因此该电路为异步时序电路。 各触发器的激励方程为 CPCPQQQQQCPQQCPCPQQQKQQJKJKQJnnnnnnnnnnnn3_3211312_2121_1_3113213221_31111次态方程和时钟方

9、程为 第六章 时序逻辑电路 由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。 (1) 当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下Qn+1=1, ， 由于此时CP2=Q1, Q1由 01 产生一个上升沿，用符号表示，故Q2处于保持状态， 即 。 其次态为 001。 013nQ0212nnQQ第六章 时序逻辑电路 (2) 当现态为 001 时， ， 此时Q1由 10 产生一个下降沿，用符号表示，且 故Q2将由 01，其次态为 010。依此类推，得其状态真值表如表 6 - 4所示。 根据状态真值表可画出状态迁移图如图 6 - 11

10、 所示， 由此可看出该电路是异步五进制递增计数器， 且具有自启动能力。 0, 01311nnQQ_212nnQQ第六章 时序逻辑电路 表表 6 4 例例 4 状态真值表状态真值表 第六章 时序逻辑电路 图 6 11 例 4 状态迁移图 第六章 时序逻辑电路 6.2 同步时序电路的设计同步时序电路的设计 例例 5 设计一个串行数据检测器，该电路具有一个输入端x和一个输出端z。输入为一连串随机信号，当出现“1111”序列时，检测器输出信号z=1，对其它任何输入序列，输出皆为 0。第六章 时序逻辑电路 解解 (1) 建立原始状态图。直接从设计命题得到的状态图， 就是用逻辑语言来表达命题， 是设计所依

11、据的原始资料， 称为原始状态图。 建立原始状态图的过程， 就是对设计要求的分析过程， 只有对设计要求的逻辑功能有了清楚的了解之后， 才能建立起正确的原始状态图。 建立原始状态图时， 主要遵循的原则是确保逻辑功能的正确性， 而状态数的多少不是本步骤考虑的问题， 在下一步状态化简中， 可将多余的状态消掉。第六章 时序逻辑电路 该序列原始状态的建立过程如下： 起始状态S0， 表示没接收到待检测的序列信号。 当输入信号x=0 时， 次态仍为S0， 输出z为 0； 如输入 x=1， 表示已接收到第一个“1”， 其次态应为 S1， 输出为 0。第六章 时序逻辑电路 状态为S1，当输入x=0 时，返回状态S

12、0，输出为 0； 当输入x=1 时，表示已接收到第二个“1”，其次态应为S2， 输出为 0。 状态为S2，当输入x=0 时，返回状态S0，输出为 0； 当输入x=1 时，表示已连续接收到第三个“1”，其次态应为S3，输出为 0。 第六章 时序逻辑电路 状态为S3， 当输入x=0 时， 返回状态S0， 输出为 0； 当输入x=1 时， 表示已连续接收到第四个“1”， 其次态为 S4， 输出为“1”。 状态为S4， 当输入x=0 时， 返回状态S0， 输出为 0； 当输入x=1 时， 上述过程的后三个“1”与本次的“1”， 仍为连续的四个“1”， 故次态仍为S4， 输出为“1”。上述过程所得原始状

13、态图如图 612 所示。 列出状态表， 如表 65 所示。第六章 时序逻辑电路 S0S1S2S3S4第六章 时序逻辑电路 (2) 状态化简。在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的状态，使状态数增加，将导致下列结果： 系统所需触发器级数增多； 触发器的激励电路变得复杂； 故障增多。 因此， 状态化简后减少了状态数对降低系统成本和电路的复杂性及提高可靠性均有好处。 第六章 时序逻辑电路 状态化简就是将等价的状态进行合并，用最少的状态，完成所需完成的逻辑功能。等价状态：若两个状态在相同的输入条件下，有相同的输出和相同的次态，则该两

14、个状态是等价的，可以合并为一个状态。若仅是输出相同，次态不相同，则要看这两个次态是否等价，若次态等价则这两个状态也等价否则这两个状态不等价。因此，S3和S4是等价的，可以合并为一个状态，用S3表示。这样，状态由5个变为4个。 第六章 时序逻辑电路 (3) 状态分配。状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配有时又称为状态编码。 电路的状态通常是用触发器的状态来表示的。 由于22=4，故该电路应选用两级触发器Q2和Q1，它有 4 种状态：“00”、 “01”、 “10”、 “11”， 因此对S0、S1、 S2、S3 的状态分配方式有多种。对该例状态分配如下： S0

15、00 S110S201 S3 11 第六章 时序逻辑电路 则状态分配后的状态表如表 6 - 6 所示。 表表 6 6 例例 5 状态分配后的状态表状态分配后的状态表 第六章 时序逻辑电路 (4) 确定激励方程和输出方程。 图 6 13 例 5 激励方程、输出方程的确定(a) ; (b) ;(c) z 12nQ11nQ第六章 时序逻辑电路 在求每一级触发器的次态方程时，应与标准的特征方程一致， 这样才能获得最佳激励函数。如JK触发器标准特征方程为 nnnQKQJQ_1则求 时应得 12nQnnQQaQn2_221两式相比得 ,J_K第六章 时序逻辑电路 故 _1211_1211_12221_21

16、2xKxQJxQQxQQxQKxJQxQQxQnnnnnnnnnn输出方程由卡诺图得 nnQxQz12第六章 时序逻辑电路 (5) 画出逻辑图。 图 6 14 例 5 逻辑图 第六章 时序逻辑电路 例例 6 用JK触发器设计一个 8421BCD码加法计数器。 解解 该题的题意中即明确有10个状态，且是按 8421BCD加法规律进行状态迁移，因为 231024，所以需要四级触发器，其状态迁移表如表 6 - 7 所示，由状态表做出每一级触发器的卡诺图。 第六章 时序逻辑电路 表表 6 7 例例 6 状态迁移表状态迁移表 第六章 时序逻辑电路 图 6 15 确定激励函数的次态卡诺图(a) ;(b)

17、;(c) ;(d) 14nQ13nQ12nQ11nQ第六章 时序逻辑电路 由图 6 - 15(a)(d)可得 _1112_1_2_41123_21_3213_23_1_321134_1_432114nnnnnnnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ第六章 时序逻辑电路 由此得各触发器的激励函数为 11112_412213213143214KJQKQQJQQKQQJQKQQQJnnnnnnnnnnn由激励方程得逻辑图, 如图 6 - 16 所示。 第六章 时序逻辑电路 图 6 16 8421BCD码加法计数器逻辑图 第六章 时序逻

18、辑电路 表表 6 8 检查自启动问题检查自启动问题 第六章 时序逻辑电路 图 6 17 检查自启动能力 第六章 时序逻辑电路 例例 7 用JK触发器设计模 6 计数器。 由于22623，所以模6计数器应该由三级触发器组成。 三级触发器有 8 种状态，从中选 6 种状态，方案很多。 我们按图 6 - 18 选取，其状态表如表 6 -9 所示。进位关系也在图中表示出来了。 第六章 时序逻辑电路 表表 6 9 状态表状态表 第六章 时序逻辑电路 图 6 18 模 6 计数器状态迁移图 第六章 时序逻辑电路 nnnnnnnnnnnnnnnnnQQCQQQQQQQQQQQQQQQ1_212_111123

19、_23123_1_3113_2121_323213_13,nnnnnnQKQJQKQJQKQJ激励方程为第六章 时序逻辑电路 图6-19 模6计数器激励函数的确定和逻辑图CdQcQbQannn)( ;)( ;)( ;)(111213第六章 时序逻辑电路 检查自启动能力，把未用状态(010，101)代入上述次态方程，得到它们的状态变化情况，如表 6 - 10 和图 6-20 所示。 表表 6 10 未用状态迁移关系未用状态迁移关系 C0 1 01 0 11 0 10 1 000nQ3nQ2nQ113nQ12nQ11nQ第六章 时序逻辑电路 图 6 20 例 7 自启动能力检查 第六章 时序逻辑电

20、路 nnnnnnnnnnnnnnnQQKQJQQQQQQQQQQQQ213_133_21_3_1_3_13_13_213, 为了使电路具有自启动能力，可以修改状态转换关系，即切断无效循环，引入有效的计数循环序列。我们切断 101010 的转换关系，强迫它进入110。根据新的状态转换关系，重新设计。由于 和 的转换关系没变， 只有 改变了，故只要重新设计Q3 级即可，如图 6 - 21(a)所示。 12nQ12nQ第六章 时序逻辑电路 图 6 21 具有自启动能力的模 6 计数器 第六章 时序逻辑电路 6.3 计计 数数 器器 6.3.1 计数器的分类计数器的分类 1. 按进位模数来分按进位模数

21、来分 所谓进位模数，就是计数器所经历的独立状态总数，即进位制的数。 (1) 模 2 计数器：进位模数为 2n的计数器均称为模2 计数器。其中n为触发器级数。 (2) 非模2计数器：进位模数非2n,用得较多的如十进制计数器。 第六章 时序逻辑电路 2. 按计数脉冲输入方式分按计数脉冲输入方式分 (1) 同步计数器：计数脉冲引至所有触发器的CP端， 使应翻转的触发器同时翻转。 (2) 异步计数器：计数脉冲并不引至所有触发器的CP端，有的触发器的CP端，是其它触发器的输出，因此触发器不是同时动作。 第六章 时序逻辑电路 3. 按计数增减趋势分按计数增减趋势分 (1) 递增计数器：每来一个计数脉冲，触

22、发器组成的状态就按二进制代码规律增加。这种计数器有时又称加法计数器。 (2) 递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码规律减少。有时又称为减法计数器。 (3) 双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。 第六章 时序逻辑电路 4. 按电路集成度分按电路集成度分 (1) 小规模集成计数器：由若干个集成触发器和门电路， 经外部连线，构成具有计数功能的逻辑电路。 (2) 中规模集成计数器：一般用 4 个集成触发器和若干个门电路，经内部连接集成在一块硅片上，它是计数功能比较完善，并能进行功能扩展的逻辑部件。由于计数器是时序电路，故它的分析与设计

23、与时序电路的分析、 设计完全一样。第六章 时序逻辑电路 6.3.2 2n进制计数器组成规进制计数器组成规 1. 2n进制同步加法计数器进制同步加法计数器同步计数器其时钟端均接至同一个时钟源CP， 每一触发器在CP作用下同时翻转。 最低位每来一个时钟脉冲就翻转一次， 其它各位在其全部低位均为“1”时， 低位向高位进位， 在CP的作用下才翻转。第六章 时序逻辑电路 nmmnmnmnnmmnnnnnnnnnnnnQJQQQQKJQJQQQQKJQJQQQKJQQKJQKJKJ1112103332104422210331022011001 用JK触发器实现， 其各级J、 K关系如下：第六章 时序逻辑电

24、路 图 6 22 同步四位二进制加法计数器 第六章 时序逻辑电路 2. 2n进制同步减法计数器进制同步减法计数器 nmmnmnmnnmmnnnnnnnnnnnnQJQQQQKJQJQQQQKJQJQQQKJQQKJQKJKJ1112_10_33_3_2_1_044_22_2_1_033_1_022_011001 第六章 时序逻辑电路 3. 2n 进制异步加法计数器进制异步加法计数器 每一级触发器均组成T触发器，即 ， 故JK触发器J=K=1；D触发器 。最低位触发器每来一个时钟脉冲翻转一次，低位由 10 时向高位产生进位，高位翻转。对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q

25、端相连，即CPm=Qm-1； 对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出 端相连，即 。 以三位为例， 其逻辑图和波形图如图 6 - 23 和图 6 - 24 所示。 _1nnQQnDD Q1mmQCP第六章 时序逻辑电路 图 6 23 三位二进制异步加法计数器的逻辑图和波形图(下降沿) 第六章 时序逻辑电路 图 6 24 三位二进制异步加法计数器的逻辑图和波形图(上升沿) 第六章 时序逻辑电路 4. 2n进制异步减法计数器进制异步减法计数器 每一级触发器仍组成T触发器。最低位触发器每来一个时钟脉冲翻转一次，低位由10时向高位产生借位，高位翻转。对下降沿触发的触发器，其高位C

26、P端应与其邻近低位的反码端 相连，即 ； 对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连， 即CPm=Qm-1。以三位为例，其逻辑图和波形图如图 6 - 25 和图6 - 26 所示。 Q1mmQCP第六章 时序逻辑电路 图 6 25 三位二进制异步减法计数器的逻辑图和波形图(下降沿) 第六章 时序逻辑电路 图 6 26 三位二进制异步减法计数器的逻辑图和波形图(上升沿) 第六章 时序逻辑电路 6.3.3 集成计数器功能分析及其应用集成计数器功能分析及其应用 表表 6 11 常用常用TTL型型MSI计数器计数器 第六章 时序逻辑电路 4位集成二进制同步加法计数器位集成二进制同步

27、加法计数器74LS161逻辑符号逻辑符号CP：计数脉冲输入端，上升沿有效Cr：异步清零端，低电平有效Oc：进位输出端LD：同步预置端，低电平有效P、T：计数器允许控制端，高电平有效ABCD：预置数的输入端QAQBQCQD：计数输出， QD为最高位。一、基本功能一、基本功能第六章 时序逻辑电路 Cr=0时异步清零：只要Cr=0 ，使触发器输出均为零，实现清零功能，与时钟无关。Cr=1、LD=0时同步置数。Cr=LD=1且P=T=1时，按照4位自然二进制码进行同步二进制计数。Cr=LD=1且PT=0时，计数器状态保持不变。01111Cr清零清零0111LD预置预置 0 01 1P T使能使能CP时

28、钟时钟 A B C D A B C D预置数据输入预置数据输入0 0 0 0A B C D保保 持持保保 持持计计 数数QA QB QC QD输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数74LS16174LS161的功能表的功能表第六章 时序逻辑电路 二、功能扩展二、功能扩展利用74LS161，构成任意进制M（M16，所以必须用两片级联而成。运用反馈预置法可得电路如图 6 - 37所示。 连接方式：连接方式：1.1.用低位芯片的进位信号控制高位的功能转换端，高位芯片仅在 P=T=Oc1=1 的时间内计数。2.高位的Oc 端是此计数器的

29、进位输出端。第六章 时序逻辑电路 图 6 37 用 74LS161 组成二十四进制计数器 使用同步预置端；使用同步预置端；初始状态：初始状态：0000 00010000 0001（1 1）；）；反馈状态：反馈状态：0001 10000001 1000（2424）第六章 时序逻辑电路 二二五五十进制异步加法计数器十进制异步加法计数器74LS90(74LS29074LS90(74LS290) )二进制计数器的时钟输入端为二进制计数器的时钟输入端为CP1 1，输出端为，输出端为QA A，即对，即对CP1计数；计数；五进制计数器的时钟输入端为五进制计数器的时钟输入端为CP2 2，输出端为，输出端为QB

30、 B、QC C、QD D，即对即对CP2计数。计数。74LS9074LS90包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的五进制计数器。位二进制计数器和一个独立的五进制计数器。惯用逻辑符号惯用逻辑符号电路图电路图第六章 时序逻辑电路 表表 6-12 状态迁移表状态迁移表 CP1 0 1 2 3 45 6 78 9 0 0 0 00 0 0 10 0 1 0 0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1CQBQDQAQ 如果将如果将QA A与与CP2 2相连，相连，CP1 1作时钟输入端，作时钟输入端，QA AQD D作输出端，

31、则为作输出端，则为84218421BCD码十进制计数器。码十进制计数器。第六章 时序逻辑电路 表表 6 13 状态迁移表状态迁移表 CP2 0 1 2 3 45 6 78 9 0 0 0 00 0 0 10 0 1 0 0 0 1 10 1 0 01 0 0 01 0 0 1 1 0 1 11 1 0 0DQCQAQBQ 如果将如果将QD与与CP1相连，相连，CP2作时钟输入端，从高位到低位的输出为作时钟输入端，从高位到低位的输出为QA QD QC QB 时，则构成时，则构成5421BCD码十进制计数器。码十进制计数器。第六章 时序逻辑电路 74LS9074LS90的功能：的功能： 异步清零。

32、异步清零。 加法计数。加法计数。 异步置异步置9 (9 (输出为输出为1001) 1001) 。 复位输入复位输入置位输入置位输入时时 钟钟输输 出出工作模式工作模式R0（1） R0（2）R9（1） R9（2）CP1 CP2QD QC QB QA1 11 10 0 0 0 0 00 0 0 0异步清零异步清零0 01 11 1 1 0 0 11 0 0 1异步置数异步置数0 0 0 00 00 0 0 0 Q0Q3 二进制二进制 计计 数数五进制五进制 计计 数数8421码码 计计 数数5421码码 计计 数数加法计数加法计数第六章 时序逻辑电路 例例 8 用74LS90 组成七进制计数器。

33、解解 七进制计数器有 7 个独立状态。可由十进制计数器采用一定的方法使它跳越3个无效状态而得到，即反馈归零法。 若选用8421BCD十进制计数器，其反馈归零过程如表6-15 所示，当第 7 个CP脉冲作用时按计数要求应返回至0000态， 向高位产生进位。但按 74LS90 的状态迁移规律，它的状态由 0110 迁移至 0111，不可能返回至 0000 态。因此在电路上采用反馈归零法，使电路强迫归零，反馈归零信号由 0111 引回，即R=QCQBQA。当在第7 个CP脉冲作用下，状态由 0110(0111)0000，显然 0111 仅是由 01100000 的过渡状态。其连接图和波形图如图6 -

34、 29 所示。 第六章 时序逻辑电路 表表6-15 8421BCD十进制计数器状态迁移表十进制计数器状态迁移表第六章 时序逻辑电路 稳态0000第六章 时序逻辑电路 若采用5421BCD十进制计数器，其反馈归零过程如表 6 - 16 所示，当第 7 个CP脉冲作用时，状态由1001通过 1010 返回至 0000 态，故 1010 态是过渡态，反馈归零信号由QAQDQCQB=1010 引回，即R=QAQC。其电路图和波形图如图 6 - 30 所示。第六章 时序逻辑电路 表表6-16 5421BCD十进制计数器状态迁移表十进制计数器状态迁移表第六章 时序逻辑电路 图 6 30 74LS90组成

35、5421BCD七进制计数器第六章 时序逻辑电路 图 6 31 74LS90扩展为一百进制计数器 计数器容量的扩展计数器容量的扩展第六章 时序逻辑电路 图 6 32 用 74LS90 扩展为二十四进制计数器 第六章 时序逻辑电路 总结总结 N进制计数器进制计数器1 1、用同步置数端或清零、用同步置数端或清零端归零构成端归零构成N进置计数器进置计数器2 2、用异步清零端或置数、用异步清零端或置数端归零构成端归零构成N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，

36、即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，均采用异步方式的有74LS192；清零采用异步方式、置数采用同步方式的有74LS161；74LS90则具有异步清零和异步置9功能。第六章 时序逻辑电路 6.4 寄存器与移位寄存器寄存器与移位寄存器 第六章 时序逻辑电路 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将

37、寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。第六章 时序逻辑电路 图 6 41 四位锁存器的逻辑图 6.4.1 寄存器寄存器 1. 锁存器锁存器 锁存器是由电平触发器完成的，N个电平触发器的时钟端连在一起，在CP作用下能接受N位二进制信息。 第六章 时序逻辑电路 2. 基本寄存器基本寄存器 通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175

38、的逻辑图，其功能表如表6- 21所示。 第六章 时序逻辑电路 图 6 42 74LS175 第六章 时序逻辑电路 7474LS175175的功能的功能: :Cr是异步清零控制端。是异步清零控制端。D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。0111Cr清零清零10CP时钟时钟 d0 d1 d2 d3 D0 D1 D2 D3输输 入入0 0 0 0d0 d1 d2 d3保保 持持保保 持持Q0 Q1 Q2 Q3输输 出出工作模式工作模式异步清零异步清零数码寄存数码寄存数据保持数据保持数据保持数据保持7474LS17517

39、5的功能表的功能表第六章 时序逻辑电路 当时钟脉冲CP为上升沿时，数码D0D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0Q3并行输出， 故该寄存器又可称为并行输入、并行输出寄存器。Cr为0， 则四位数码寄存器异步清零。CP为0，Cr为1，寄存器保存数码不变。若要扩大寄存器位数，可将多片器件进行级联。第六章 时序逻辑电路 6.4.2 移位寄存器移位寄存器 移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为 010，当它右移时，其次态只有两种可能，当移进1 时，则次态为 101；如移进 0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以 3 位右移为例，输入

40、信号用R表示。则状态迁移可用方程表示如下： nnnnRnQQQQSQ11201110第六章 时序逻辑电路 用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图 6 - 44(a)所示。第六章 时序逻辑电路 例如：例如：设移位寄存器的初始状态为设移位寄存器的初始状态为000000，串行输入数码，串行输入数码SrSr=1111=1111，从高位到低位依次输入。其状态表如下：，从高位到低位依次输入。其状态表如下：第六章 时序逻辑电路 nnnQKQJQ_1 如用JK触发器实现，由于其特征方程为 故将移位方程作如下变化： _121221_212_21012_

41、010110_101_10011_000_00_010,)(,)(,)(nnnnnnnnnnnnnnnnnnnnnnRRnRnRnnRRnQKQJQQQQQQQQQQKQJQQQQQQQQQSKSJQSQSQQSSQ第六章 时序逻辑电路 第六章 时序逻辑电路 _22_2121_101022110,LLnnnnLnnSKSJQKQJQKQJSDQDQD如要组成左移则 第六章 时序逻辑电路 图 6 45 三位左移寄存器(a) D触发器实现； (b) JK触发器实现 第六章 时序逻辑电路 将左、右移三位寄存器结合在一起，加上控制信控制信号号X，就可组成双向移位寄存器，X=1左移，X=0右移。 以D触

42、发器为例，其激励函数为 RnnnnLSXXQDQXXQDQXXSD_100_211_2第六章 时序逻辑电路 图 6 46 三位双向移位寄存器 第六章 时序逻辑电路 Q0和和Q3分别是左移和右移时的串行输出端，分别是左移和右移时的串行输出端，Q0、Q1、Q2和和Q3为并行输出端。为并行输出端。 SL 和和SR分别是左移和右移串行输入。分别是左移和右移串行输入。D0、D1、D2 2和和D3是并行输入端。是并行输入端。 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS194 1 2 3 4 5 6 7 8 VCC Q0 Q1 Q2 Q3 CPS1 S0 CR SR D0 D

43、1 D2 D3 SL GND S1 S0 SL 74LS194 Q0 Q1 Q2 Q3 (b) 逻辑功能示意图 D0 D1 D2 D3 CR CP SR S0和和S1是工作方式选择端，是工作方式选择端，Cr是直接清零端。是直接清零端。6.4.3 集成移位寄存器功能分析及其应用集成移位寄存器功能分析及其应用 1. 典型移位寄存器介绍典型移位寄存器介绍 第六章 时序逻辑电路 74LS194的功能表的功能表输输 入入输输 出出工作模式工作模式清零清零控控 制制串行输入串行输入时钟时钟并行输入并行输入CrS1 S0DSL DSRCPD0 D1 D2 D3Q0 Q1 Q2 Q30 0 0 0 0异步清零

44、异步清零10 0 Q0n Q1n Q2n Q3n保保 持持110 10 1 1 0 1 Q0n Q1n Q2n0 Q0n Q1n Q2n右右 移移111 01 01 0 Q1n Q2n Q3n 1Q1n Q2n Q3n 0左左 移移11 1 D0 D1 D2 D3D0 D1 D2 D3并行置数并行置数第六章 时序逻辑电路 2. 移位寄存器的应用移位寄存器的应用 (1) 在数据传送体系转换中的应用。数字系统中的数据传送体系有两种，具体介绍如下： 串行传送体系。每一节拍只传送一位信息，N位数据需N个节拍才能传送出去。 并行传送体系。一个节拍同时传送N位数据。 在数字系统中，两种传送系统均存在，如计

45、算机主机对信息的处理和加工是并行传送数据的，而信息的传播是串行传送数据的，因此存在两种数据传送体系的转换。 第六章 时序逻辑电路 串行转换为并行。串行转换为并行。 图 6 48 串行转换为并行示意图 第六章 时序逻辑电路 并行转换为串行。并行转换为串行。 图 6 49 并行转换为串行示意图 第六章 时序逻辑电路 例例 12 用74LS194 组成七位串行输入转换为并行输出的电路。 解解 转换电路如图 6 - 50 所示，其转换过程的状态变化如表 6 - 23 所示。 第六章 时序逻辑电路 图 6 50 七位串入并行输出转换电路 第六章 时序逻辑电路 表表 6-23 七位串入七位串入并出状态表并

46、出状态表 第六章 时序逻辑电路 (2) 组成移位型计数器。 图 6 52 移位型计数器一般结构 第六章 时序逻辑电路 第六章 时序逻辑电路 第六章 时序逻辑电路 例例14 设计模 10 移位型计数器。 解解 模 10 计数器需 4 级触发器，所以从图 6-53 的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。 我们选如下序列：08410131415731其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6 - 54所示。实现器件可以用触发器和门电路实现； 也可选取中规模集成电路实现。 第六章 时序逻辑电路 图 6

47、 54 例 14 状态迁移图 第六章 时序逻辑电路 表表 6-25 状态迁移关系状态迁移关系 第六章 时序逻辑电路 图 6 55 例 14 移位型十进制计数器 第六章 时序逻辑电路 移位型计数器中有两种常用计数器，即环型计数器环型计数器和扭环型计数器扭环型计数器。 环型计数器具有如下特点：其进位模数与移位寄存器触发器数相等；结构上其反馈函数F(Q1Q2Qn)=Qn，图6 - 56 是用 74LS194 构成的四位环型计数器及其状态迁移图。如起始态为Q0Q1Q2Q3=1000，其状态迁移为 1000010000100001，但存在无效循环和死态(如 0 和15)，即无自启动能力。 第六章 时序逻

48、辑电路 图 6 56 四位环型计数器 第六章 时序逻辑电路 由于我们选定环型计数器每个状态只有一个“1”(或选定每个状态只有一个“0”)，故无需译码即可直接用于顺序脉冲发生器。但环型计数器状态利用率低，16个状态仅利用了4 个状态。 第六章 时序逻辑电路 扭环型计数器(又称为约翰逊计数器)。其特点是：进位模为移位寄存器触发器级数n的 2 倍，即为2n；电路结构上反馈函数F(Q1Q2:Qn)= 。图 6 - 57 是用 74LS194 构成的扭环形计数器，由于存在一个无效循环，故无自启动能力。 Qn第六章 时序逻辑电路 图 6 57 四位扭环型计数器 第六章 时序逻辑电路 扭环形计数器可以获得偶

49、数计数器(或称为偶数分频器)，如要获得奇数分频器，其反馈函数由相邻两触发器组成，即F=QmQm+1。其规律如下：以右移为例， F=Q0Q1得三分频电路；F=Q1Q2得五分频电路；F=Q2Q3 得七分频电路。如要得九分频以上的电路，则应将多片四位 74LS194 扩展为八位，举例如下。 第六章 时序逻辑电路 例例 15 74LS194 电路如图 6 - 58 所示，列出该电路的状态迁移关系，并指出其功能。 解 状态迁移关系如表 6 - 26 所示，由所得状态迁移关系，可看出是七个状态一循环，故为 7 分频电路，即fo=1/7fCP。 其波形图如图 6 - 59 所示。 第六章 时序逻辑电路 图6

50、-58 例15电路图第六章 时序逻辑电路 表表 6 26 状态迁移关系状态迁移关系 第六章 时序逻辑电路 图 6 59 例 15 波形图 第六章 时序逻辑电路 图 6 60 三种奇数分频电路 第六章 时序逻辑电路 *6.5 序列信号发生器序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。 序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种： (1) 最大循环长度序列码，M=2n。 (2) 最长线性序列码(m序列码)，M=2n-1。 (3) 任意循环长度序列码，M2n。 第六章 时序逻辑电路 6.5.1 序列信号发生器

51、的设计序列信号发生器的设计 1. 反馈移位型序列信号发生器反馈移位型序列信号发生器 反馈移位型序列码发生器的结构框图如图 6 61 所示， 它由移位寄存器和组合反馈网络组成， 从移存器的某一输出端可以得到周期性的序列码。 其设计按以下步骤进行：(1) 根据给定序列信号的循环长度M， 确定移存器位数n, 2n-1M2n。(2) 确定移位寄存器的M个独立状态。第六章 时序逻辑电路 将给定的序列码按照移位规律每n位一组， 划分为M个状态。 若M个状态中出现重复现象， 则应增加移存器位数。 用n+1 位再重复上述过程， 直到划分为M个独立状态为止。(3) 根据M个不同状态列出移存器的状态表和反馈函数表

52、， 求出反馈函数F的表达式。(4) 检查自启动性能。(5) 画逻辑图。下面举例说明反馈移位型序列信号发生器的设计过程。第六章 时序逻辑电路 图 6 61 反馈移位型序列信号发生器框图 第六章 时序逻辑电路 例例 16 设计一个 00011101 序列发生器。 解解 (1) 确定移存器的位数n。因M=8，故n3，选定为三位，用74LS194 的三位。 (2) 确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示： 第六章 时序逻辑电路 (3) 作出反馈函数表，如表6-27 所示，由迁移关系可看出移存器只进行左移操作，因此S1=1, S0=0。将F(

53、SL)的卡诺图填入图 6 - 62(a)中，选用四选一实现F(SL)函数，其逻辑图如图 6 - 62(b)所示。 第六章 时序逻辑电路 表表 6 27 反馈函数表反馈函数表第六章 时序逻辑电路 图 6 62 00011101 序列信号发生器 第六章 时序逻辑电路 例例 17 设计一个产生 100111序列的反馈移位型序列信号发生器。 解解 (1) 确定移存器位数n。因M=6，故n3。 (2) 确定移存器的六个独立状态。 将序列码100111按照移位规律每三位一组，划分六个状态为 100、001、011、111、111、110。其中状态111 重复出现，故取n=4，并重新划分六个独立状态为 100