氧化铪在半导体器件中的应用和发展实用教案

1、会计学1氧化铪在半导体器件中的应用氧化铪在半导体器件中的应用(yngyng)和发展和发展第一页，共15页。 微电子产业的核心是微电子产业的核心是CMOS 集成电路，集成电路， 其发展水平其发展水平通常标志着整个微电子技术工业的发展水平。集成电路通常标志着整个微电子技术工业的发展水平。集成电路的发展一直遵循着的发展一直遵循着1965 年年Intel 公司创始人之一公司创始人之一 G. E. Moore (G. E.摩尔摩尔) 预言的集成电路产业发展规律。集成预言的集成电路产业发展规律。集成电路产业经历了小规模（电路产业经历了小规模（SSI）、中规模（）、中规模（MSI）、大规）、大规模（模（LS

2、I）、超大规模（）、超大规模（VLSI）、特大规模（）、特大规模（ULSI）的）的发展历程。发展历程。IC 芯片的特征尺寸芯片的特征尺寸(ch cun)（晶体管沟道长（晶体管沟道长度，也是集成电路上金属层的最小分辨尺寸度，也是集成电路上金属层的最小分辨尺寸(ch cun)，即金属线宽，所以这个特征尺度也称之为线宽）已经从即金属线宽，所以这个特征尺度也称之为线宽）已经从1978 年的年的 10 m发展到现在的发展到现在的 0.13 m，集成度从，集成度从 1971 年的年的 1 K DRAM 发展到现在的发展到现在的 8 G DRAM；硅片；硅片直径也逐渐的由直径也逐渐的由 2 英寸、英寸、3

3、英寸、英寸、4 英寸、英寸、6 英寸、英寸、8 英英寸过渡到寸过渡到12 英寸。英寸。第1页/共15页第二页，共15页。第2页/共15页第三页，共15页。第3页/共15页第四页，共15页。 MOS 管栅极尺寸的减少导致电路开关更快。这样大大管栅极尺寸的减少导致电路开关更快。这样大大扩展了半导体产品的应用范围，提高了产品的性能。晶体扩展了半导体产品的应用范围，提高了产品的性能。晶体管尺寸减少允许更多的晶体管被集成在一个芯片上，因此管尺寸减少允许更多的晶体管被集成在一个芯片上，因此，当保持电路制造成本较低时，集成电路的复杂性和拥有，当保持电路制造成本较低时，集成电路的复杂性和拥有的各项功能也得到了

4、很大的提升。加上使用更大直径的硅的各项功能也得到了很大的提升。加上使用更大直径的硅片，芯片成本也大大降低。片，芯片成本也大大降低。 MOS器件尺寸缩小符合等比例缩小规律。根据这一规器件尺寸缩小符合等比例缩小规律。根据这一规律，器件在水平和垂直方向上的参数（例如律，器件在水平和垂直方向上的参数（例如(lr)沟道长度沟道长度 L、宽度、宽度 W、栅介质层厚度、栅介质层厚度 tox和源漏结深和源漏结深 Xj等）以及电等）以及电压等均按同一个比例因子压等均按同一个比例因子 等比例缩小，等比例缩小， 同时衬底掺杂浓同时衬底掺杂浓度度Nb 则按该因子增大则按该因子增大 倍。这时器件内部电场保持不变倍。这时

5、器件内部电场保持不变。由于内部电场保持不变，因此不会出现迁移率降低、碰。由于内部电场保持不变，因此不会出现迁移率降低、碰撞电离、热载流子效应等高电场效应。撞电离、热载流子效应等高电场效应。第4页/共15页第五页，共15页。 实际上，在实际上，在 MOS 器件尺寸等比缩小进程中，电器件尺寸等比缩小进程中，电源电压并没有按相同比例同步减小，这使得器件内部源电压并没有按相同比例同步减小，这使得器件内部电场增强。当电场增强。当MOS器件栅介质厚度下降到器件栅介质厚度下降到 2 nm左右左右时，栅极泄漏电流增加，器件无法正常工作。同时，时，栅极泄漏电流增加，器件无法正常工作。同时，当当 MOS 晶体管沟

6、道长度缩小到晶体管沟道长度缩小到 0.1 m 以下时，沟以下时，沟道电场强度道电场强度(qingd)将会超过将会超过 1 MV/cm。当沟道长。当沟道长度进一步缩小到度进一步缩小到 nm尺度，电场会进一步增大，强电尺度，电场会进一步增大，强电场下的量子效应将对器件性能带来影响，包括引起阈场下的量子效应将对器件性能带来影响，包括引起阈值电压变化、反型层量子化造成有效栅电容下降和值电压变化、反型层量子化造成有效栅电容下降和 pn 结漏电流增大和迁移率下降等。结漏电流增大和迁移率下降等。第5页/共15页第六页，共15页。2、使用高、使用高k 栅介质的必要性：栅介质的必要性： 硅基微电子工业发展如此成

7、功的一个关键因素是硅基微电子工业发展如此成功的一个关键因素是，到目前为止我们一直使用的栅极介质材料，到目前为止我们一直使用的栅极介质材料 SiO2 有优有优异的材料和电性能。异的材料和电性能。 这个材料实际上表现出了作为栅这个材料实际上表现出了作为栅极绝缘材料的几个重要性质：极绝缘材料的几个重要性质： （1）非晶态的）非晶态的 SiO2 能热生长在硅衬底上，能精确能热生长在硅衬底上，能精确控制厚度和均匀性，能和硅衬底形成一个低缺陷密度控制厚度和均匀性，能和硅衬底形成一个低缺陷密度、很稳定的界面层。同时，这些在、很稳定的界面层。同时，这些在 SiO2/Si 界面的缺界面的缺陷态和悬挂键能在有氢的

8、气氛中进行后退火钝化。陷态和悬挂键能在有氢的气氛中进行后退火钝化。 （2）SiO2 表现出优异的热稳定性和化学稳定性，表现出优异的热稳定性和化学稳定性，这是制造晶体管所必须的，因为退火和氧化一般都是这是制造晶体管所必须的，因为退火和氧化一般都是在高温在高温(gown)下进行（下进行（10000C以上）以上） 。 （3）SiO2 带隙很宽（带隙很宽（9 eV）, 和和 Si 相比有大的导相比有大的导带和价带偏移量，因此，它有很优异的绝缘性能，击带和价带偏移量，因此，它有很优异的绝缘性能，击穿电场达到穿电场达到 13 MV/cm。 第6页/共15页第七页，共15页。 这些性质决定了这些性质决定了S

9、iO2 作为作为 MOSFET 栅极绝缘材料栅极绝缘材料(cilio)是很好的。但是当是很好的。但是当 SiO2 厚度低于厚度低于 3 nm 时，由于量子隧道效应，时，由于量子隧道效应，载流子能流过这个超薄栅介质。由载流子能流过这个超薄栅介质。由 WKB 近似可知，隧穿几率随近似可知，隧穿几率随着着 SiO2 厚度的减少按指数规律上升。对于厚度的减少按指数规律上升。对于 1 nm厚的厚的 SiO2，在，在Vox为为 1 V时，泄漏电流密度超过了时，泄漏电流密度超过了100 A/cm2。ITRS 对泄漏电对泄漏电流的要求是，对于高性能逻辑电路应用，泄漏电流密度应小于流的要求是，对于高性能逻辑电路

10、应用，泄漏电流密度应小于 1 A/cm2，对于低功耗逻辑电路应用，泄漏电流密度应小于，对于低功耗逻辑电路应用，泄漏电流密度应小于1 mA/cm2 。 因此，因此， 2.2-2.5 nm SiO2 的厚度是低功耗的逻辑电路的厚度是低功耗的逻辑电路应用极限，应用极限，1.4-1.6 nm SiO2 厚度是高性能逻辑电路应用极限。将厚度是高性能逻辑电路应用极限。将这两个数据和表这两个数据和表1.2（ITRS2005）比较可知，）比较可知，SiO2 不可能应用到不可能应用到 80 nm及其以下工艺中，即使现在使用了氮化氧化硅技术，及其以下工艺中，即使现在使用了氮化氧化硅技术，1.2 nm是氮化氧化硅使

11、用极限，只能延长使用到是氮化氧化硅使用极限，只能延长使用到70 nm工艺中。无论工艺中。无论如何，如何，SiO2作为栅极绝缘材料作为栅极绝缘材料(cilio)进一步减少厚度是存在问进一步减少厚度是存在问题的题的(从材料从材料(cilio)学观点，学观点，SiO2 厚度下限是厚度下限是 7 , 小于这个厚小于这个厚度则没有完整的体带隙结构度则没有完整的体带隙结构) 。第7页/共15页第八页，共15页。 与与 SiO2 厚度相关的另一个问题是可靠性问题。当厚度相关的另一个问题是可靠性问题。当集成电路中集成电路中 MOSFET 工作时，电荷流过器件导致在工作时，电荷流过器件导致在 SiO2 栅介质层

12、和栅介质层和 SiO2/Si 界面产生缺陷，当临界缺陷界面产生缺陷，当临界缺陷密度达到时，栅介质层发生击穿，导致器件失效。在密度达到时，栅介质层发生击穿，导致器件失效。在电应力作用下，假设击穿发生是经由缺陷之间的渗漏电应力作用下，假设击穿发生是经由缺陷之间的渗漏路径，路径，Degraeve 等发现超薄等发现超薄 SiO2 层的击穿与时间的层的击穿与时间的关系可以用渗漏方法很好的重复。根椐关系可以用渗漏方法很好的重复。根椐 ITRS 可靠性要可靠性要求，这种方法研究得到的结果表明：室温下求，这种方法研究得到的结果表明：室温下 SiO2 厚度厚度的极限大约是的极限大约是 2.2 nm，在，在 15

13、0 0C时大约是时大约是 2.8 nm。因此，因此，SiO2 极限厚度大约是极限厚度大约是 2.2 nm。在这个厚度以。在这个厚度以下，下，SiO2 作为栅介质不合适。为此，人们开始寻找其作为栅介质不合适。为此，人们开始寻找其它材料来代替它材料来代替(dit)SiO2，这个问题是下一代，这个问题是下一代MOS器器件最关键的挑战。件最关键的挑战。 第8页/共15页第九页，共15页。第9页/共15页第十页，共15页。 固定栅极电压固定栅极电压 Vg 和电容面积和电容面积 A，增加，增加 MOS 电容的方法有两个：电容的方法有两个：其一，减少栅介质厚度其一，减少栅介质厚度tox，栅介质层电场增大，由

14、于量子，栅介质层电场增大，由于量子(lingz)效效应导致的泄漏电流增加，导致器件的可靠性变差；另一个方法，增加应导致的泄漏电流增加，导致器件的可靠性变差；另一个方法，增加介质的介电常数介质的介电常数k，即使用比，即使用比 SiO2 更高介电常数的材料来代替更高介电常数的材料来代替SiO2，这时栅介质厚度不变，栅介质层电场不变，因此可以减少栅极泄漏，这时栅介质厚度不变，栅介质层电场不变，因此可以减少栅极泄漏电流增加，提高器件可靠性。电流增加，提高器件可靠性。 使用高使用高k 栅介质时，介质材料的等效氧化物厚度（栅介质时，介质材料的等效氧化物厚度（EOT）定义为达）定义为达到相同单位面积电容的到

15、相同单位面积电容的 SiO2 层厚度，因此：层厚度，因此： kSiO2表示表示SiO2 的相对介电常数的相对介电常数第10页/共15页第十一页，共15页。 为了与为了与CMOS 工艺兼容，代替工艺兼容，代替 SiO2 的栅介质材料应该满足的栅介质材料应该满足下列条件：下列条件： （1）新型介质材料必须有优良的介电性能（高的）新型介质材料必须有优良的介电性能（高的 k 值）值） ； （2）新型介质材料必须在）新型介质材料必须在 Si 上有优良的化学稳定性和热稳定上有优良的化学稳定性和热稳定性，以保证其在性，以保证其在MOSFET 的生产工艺过程中和的生产工艺过程中和 Si 不发生不发生反应，且相

16、互扩散要小，防止形成厚的反应，且相互扩散要小，防止形成厚的SiOx界面层和硅化界面层和硅化物层；物层； （3）在介质体材料中和介质）在介质体材料中和介质/Si界面要形成低的本征缺陷密度界面要形成低的本征缺陷密度，提供高的沟道区载流子迁移率和好的栅介质寿命；，提供高的沟道区载流子迁移率和好的栅介质寿命； （4）充分大的带隙，在介质）充分大的带隙，在介质/Si界面有大的导带和价带能级差界面有大的导带和价带能级差，以便有效减少通过这个结构的泄漏电流，以便有效减少通过这个结构的泄漏电流(dinli)； （5）新型介质材料与栅电极材料化学性能相匹配；）新型介质材料与栅电极材料化学性能相匹配； （6）和）

17、和CMOS 工艺有很好的工艺兼容性；工艺有很好的工艺兼容性； （7）高的可靠性。）高的可靠性。 第11页/共15页第十二页，共15页。 半导体领域中应用的技术模型和仿真软件半导体领域中应用的技术模型和仿真软件(run jin)能有效减少能有效减少产品研发周期和研发费用。产品研发周期和研发费用。 主要包括下列几个典型部分：主要包括下列几个典型部分： (1)前后端工艺仿真。除光刻外的晶体管制造工艺中物理效应的模型和仿前后端工艺仿真。除光刻外的晶体管制造工艺中物理效应的模型和仿真。真。 (2)光刻模型。光刻掩膜版的图形模型，光阻剂特性和工艺模型。光刻模型。光刻掩膜版的图形模型，光阻剂特性和工艺模型。

18、 (3)器件模型。有源器件工作状态的模型。器件模型。有源器件工作状态的模型。 (4)互连和集成的无源器件模型。包括工作机理、电磁特性和热特性。互连和集成的无源器件模型。包括工作机理、电磁特性和热特性。 第12页/共15页第十三页，共15页。(5)电路单元模型，包括有源器件、无源器件和寄生电路单元模型，包括有源器件、无源器件和寄生(jshng)电路单元模型。新的电路单元基于新的器件结电路单元模型。新的电路单元基于新的器件结构。构。 (6)封装模型，芯片封装中电、机械和热模型。封装模型，芯片封装中电、机械和热模型。 (7)材料模型，预计材料物理性质和电性质仿真模型。材料模型，预计材料物理性质和电性质仿真模型。(8)数值计算方法。数值计算方法。 当当 Si 基集成电路的特征尺寸按照基集成电路的特征尺寸按照 Moore 定律缩小定律缩小进入亚进入亚 0.1 m 领域时，这一变化对集成电路设计及其领域时，这一变化对集成电路设计及其设计方法学提出了新的问题和挑战。这时精确的深亚微设计方法学提出了新的问题