第六时序逻辑电路

1、链接演示文稿主页面第第 6 章章 时序逻辑电路时序逻辑电路第第 6 章时序逻辑电路章时序逻辑电路 概述概述寄存器和移位寄存器寄存器和移位寄存器计数器计数器时序逻辑电路的分析时序逻辑电路的分析本章小结本章小结同步时序逻辑电路的设计同步时序逻辑电路的设计第第 6 章章 时序逻辑电路时序逻辑电路返回首页了解时序逻辑电路的类型。了解时序逻辑电路的类型。主要要求：主要要求：掌握时序逻辑电路的基本特点。掌握时序逻辑电路的基本特点。6.1 概述概述第第 6 章章 时序逻辑电路时序逻辑电路返回首页任何时刻的输出状态不仅取决于该时刻的输任何时刻的输出状态不仅取决于该时刻的输入状态，而且还取决于电路原来的状态。入

2、状态，而且还取决于电路原来的状态。逻辑功能特点：逻辑功能特点：电路结构特点：电路结构特点： 由存储电路和组合逻辑电路组成。由存储电路和组合逻辑电路组成。一、一、时序逻辑电路的基本特性时序逻辑电路的基本特性 时序时序逻辑逻辑电路电路的结的结构框构框图图 Sequential Logic Circuit第第 6 章章 时序逻辑电路时序逻辑电路返回首页根据逻辑功能不同分为根据逻辑功能不同分为 寄存器寄存器 移位寄存器移位寄存器 计数器计数器 顺序脉冲发生器顺序脉冲发生器 根据电路结构不同分为根据电路结构不同分为 同步同步时序逻辑电路时序逻辑电路 异步异步时序逻辑电路时序逻辑电路 所有触发器的时钟端所

3、有触发器的时钟端连在一起。连在一起。所有触发器在所有触发器在同一个时钟脉冲同一个时钟脉冲 CP 控制控制下同步工作。下同步工作。时钟脉冲时钟脉冲 CP 只触发部分只触发部分触发器，其余触发器由电路内触发器，其余触发器由电路内部信号触发。因此，触发器部信号触发。因此，触发器不不在同一时钟作用下同步工作在同一时钟作用下同步工作。二、时序逻辑电路的类型二、时序逻辑电路的类型 第第 6 章章 时序逻辑电路时序逻辑电路返回首页主要要求：主要要求： 掌握时序逻辑电路的分析方法。掌握时序逻辑电路的分析方法。理解理解输出方程、驱动方程、状态方程、状态输出方程、驱动方程、状态方程、状态转换真值表、状态转换图和时

4、序图等概念及转换真值表、状态转换图和时序图等概念及分析方法。分析方法。6.2时序逻辑电路的分析时序逻辑电路的分析第第 6 章章 时序逻辑电路时序逻辑电路返回首页一、基本步骤一、基本步骤1. 根据给定的电路，写出它的根据给定的电路，写出它的输出方程输出方程和和驱动方程驱动方程，并求，并求 状态方程状态方程。 输出方程：时序逻辑电路的输出逻辑表达式，通常为现态和输出方程：时序逻辑电路的输出逻辑表达式，通常为现态和 输入变量的函数。输入变量的函数。驱动方程：各触发器输入端的逻辑表达式。驱动方程：各触发器输入端的逻辑表达式。状态方程：将驱动方程代入相应触发器的特性方程中所得到状态方程：将驱动方程代入相

5、应触发器的特性方程中所得到 的方程的方程 。2. 列列状态转换真值表状态转换真值表。 将电路现态的各种取值组合代入状态方程和输出方程进将电路现态的各种取值组合代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换真值表。行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定，则从给定值开始计算。如没有给定，如现态的起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。在计算时，不能漏则可设定一个现态起始值依次进行计算。在计算时，不能漏掉任何一种现态的取值组合。掉任何一种现态的取值组合。6.2.1 同步时序逻辑电路的分析同步时序逻辑

6、电路的分析第第 6 章章 时序逻辑电路时序逻辑电路返回首页一、基本步骤一、基本步骤6.2.1 同步时序逻辑电路的分析同步时序逻辑电路的分析3. 分析逻辑功能。分析逻辑功能。 根据状态转换真值表来说明电路逻辑功能。根据状态转换真值表来说明电路逻辑功能。 4. 画画状态转换图状态转换图和和时序图时序图。 状态转换图是指电路由现态转换到次态的示意状态转换图是指电路由现态转换到次态的示意图。图。 电路的时序图是指在时钟脉冲电路的时序图是指在时钟脉冲 CP 作用下，各触发器作用下，各触发器状态变化的波形图，又称工作波形图。状态变化的波形图，又称工作波形图。第第 6 章章 时序逻辑电路时序逻辑电路返回首页

7、C11J1KC11J1K&C11J1K&FF0FF1FF2Q0Q1Q2Q2YCP&1 1 例例1 试分析图示同步时序逻辑电路的逻辑功能。列试分析图示同步时序逻辑电路的逻辑功能。列出状态转换真值表，画出状态转换图和时序图。出状态转换真值表，画出状态转换图和时序图。解：这是时钟解：这是时钟 CP 下降沿触发的同步时序电路，下降沿触发的同步时序电路， 分析时不必考虑时钟信号。分析时不必考虑时钟信号。分析如下：分析如下： 二、分析举例二、分析举例CPC1C1C1第第 6 章章 时序逻辑电路时序逻辑电路返回首页C11J1KC11J1K&C11J1K&FF0FF1F

8、F2Q0Q1Q2Q2YCP&1 1Q2nY = Q2n Q0nJ2 = Q1n Q0n ，J0 = K0 = 1 1J1 = Q2n Q0n ，K1 = Q0nK2 = Q0n1J1K1 11. 写方程式写方程式( (1) ) 输出方程输出方程( (2) ) 驱动方程驱动方程Q0n1KQ0n&1JQ2n1K1JQ1n&Q0n第第 6 章章 时序逻辑电路时序逻辑电路返回首页1. 写方程式写方程式Q0n+1 = J0 Q0n + K0 Q0n = 1 1 Q0n + 1 1 Q0n = Q0n Q1n+1 = J1 Q1n + K1 Q1n Q2n+1 = J2 Q2n +

9、 K2 Q2n = Q1n Q0n Q2n + Q0n Q2n J0K0J1K1J2K2( (3) ) 状态方程状态方程代入代入 J0 = K0 = 1 1代入代入 J1 = Q2n Q0n ，K1 = Q0n 代入代入 J2 = Q1n Q0n ，K2 = Q0nC11J1KC11J1K&C11J1K&FF0FF1FF2Q0Q1Q2Q2YCP&1 1= Q2n Q0n Q1n + Q0n Q1n第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为 Q2n Q1n Q0n = 000000，则，则0 00

10、 00 01 10 00 00 0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态 将现态代入状态方程求次态：将现态代入状态方程求次态： Q0n+1 = Q0n = 0 0 = 1 1 Q1n+1 = Q2n Q0nQ1n+Q0nQ1n = 0 0 0 0 0 0 + 0 0 0 0 = 0 0 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 0 0 0 0 0 + 0 0 0 0 = 0 0 将现态代入输出方程求将现态代入输出方程求 YY = Q2n Q0n = 0 0 0 0= 0 0第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列

11、状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为Q2n Q1n Q0n = 000，则，则YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态0 00 00 01 10 00 00 0将新状态作现态，将新状态作现态，再计算下一个次态。再计算下一个次态。1 10 00 00 00 01 10 0 Y = Q2n Q0n = 0 0 1 1= 0 0 Q0n+1 = Q0n = 1 1 = 0 0 Q1n+1 = Q2n Q0nQ1n+Q0nQ1n = 0 0 1 1 0 0 + 1 1 0 0 = 1 1 Q2n+1 = Q1n Q0n Q2n + Q0n

12、 Q2n = 0 0 1 0 0 + 1 0 = 0 0第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为Q2n Q1n Q0n = 000000，则，则YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态0 00 00 01 10 00 00 01 10 00 00 00 01 10 01 10 00 00 01 10 01 10 01 10 01 10 00 01 10 00 00 01 11 11 10 00 01 11 10 00 01 10 0 可见：电路在输入第可见：电路在输入第 6 个脉

13、冲个脉冲 CP 时返回原时返回原来状态，同时在输出端来状态，同时在输出端 Y 输出一个负跃变的进位输出一个负跃变的进位信号。以后再输入脉冲，将重复上述过程。信号。以后再输入脉冲，将重复上述过程。依依次次类类推推一直计算到状态进入循环为止一直计算到状态进入循环为止第第 6 章章 时序逻辑电路时序逻辑电路返回首页该电路能对该电路能对 CP 脉冲进行六进制计数，并脉冲进行六进制计数，并在输出端在输出端 Y 输出一个脉冲下降沿作为进位输出输出一个脉冲下降沿作为进位输出信号。故为同步六进制计数器。信号。故为同步六进制计数器。3. 逻辑功能说明逻辑功能说明 CP 脉冲也常称为计数脉冲。脉冲也常称为计数脉冲

14、。第第 6 章章 时序逻辑电路时序逻辑电路返回首页/ 0 0/ 0 0/ 0 0/ 1 1圆圈内表示圆圈内表示 Q2 Q1 Q0 的状态；箭头表示的状态；箭头表示电路状态转换的方向；箭头上方的电路状态转换的方向；箭头上方的“ x / y ”中，中，x 表示转换所需的输入变量取值，表示转换所需的输入变量取值，y 表表示现态下的输出值。示现态下的输出值。4. 画状态转换图和时序图画状态转换图和时序图000000001001010010YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态0 00 00 01 10 00 00 01 10 00 0001 10 01 10 0

15、0 00 01 10 01 10 01 10 01 10 00 01 10 00 00 01 11 11 10 00 01 11 10 00 01 10 00 00 00 00 01 10 00 00 0Q2 Q1 Q0 x / y/ 0 0/ 0 0011011100100101101第第 6 章章 时序逻辑电路时序逻辑电路返回首页4. 画状态转换图和时序图画状态转换图和时序图000000001001010010011011100100101101Q2 Q1 Q0 x / y/ 0 0/ 0 0/ 0 0/ 0 0/ 0 0/ 1 1CP123456 必须画出必须画出一个计数周一个计数周期的

16、波形。期的波形。1 10 00 0Q0Q1Q20 00 00 00 01 10 0Y1 11 10 00 00 00 00 00 00 00 00 01 11 10 01 1第第 6 章章 时序逻辑电路时序逻辑电路返回首页C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1 1 例例 2 试分析图示同步时序逻辑电路的逻辑功能，列试分析图示同步时序逻辑电路的逻辑功能，列出状态转换真值表，并画出状态转换图和时序图。出状态转换真值表，并画出状态转换图和时序图。解：这是时钟解：这是时钟 CP 下降沿触发的同步时序电路，下降沿触发的同步时序电路，C1CPC1 分析时不必考虑时钟信号。分

17、析时不必考虑时钟信号。分析如下：分析如下： 第第 6 章章 时序逻辑电路时序逻辑电路返回首页C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1 1Q1nY = Q1n Q0nJ0 = K0 = 1 11J1K1 11. 写方程式写方程式( (1) ) 输出方程输出方程( (2) ) 驱动方程驱动方程J1 = K1 = X Q0nQ0n1J1K X Q0n第第 6 章章 时序逻辑电路时序逻辑电路返回首页1. 写方程式写方程式Q0n+1 = J0 Q0n + K0 Q0n = 1 1 Q0n + 1 1 Q0n = Q0n Q1n+1 = J1 Q1n + K1 Q1n J0K

18、0J1K1( (3) ) 状态方程状态方程代入代入 J0 = K0 = 1 1C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1 1代入代入 J1 = K1 =X Q0n= (X )Q1n +( X )Q1n= (X )Q1n +( X )Q1nnQ0nQ0nQ0nQ0第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为 Q1nQ0n = 0000，当，当 X = 0 0 时时0 00 01 10 00 0YQ0n+1Q1n+1Q0nQ1n输出输出次次 态态现现 态态1 10 00 01 10 00 01 1

19、1 11 10 01 11 10 00 01 1 当当 X = 0 0 时，电路为四进制加法计数器。时，电路为四进制加法计数器。第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为 Q1n Q0n = 0000，当，当 X = 1 1 时时0 00 01 11 10 0YQ0n+1Q1n+1Q0nQ1n输出输出次次 态态现现 态态1 11 10 01 11 10 01 11 10 00 01 10 00 00 00 0 当当 X = 1 1 时，电路为四进制减法计数器。时，电路为四进制减法计数器。该电路为同步四进制加该电路为同步

20、四进制加 / 减计数器。减计数器。3. 逻辑功能说明逻辑功能说明 Up - - Down Counter第第 6 章章 时序逻辑电路时序逻辑电路返回首页CP4. 画状态转换图和时序图画状态转换图和时序图Q1 Q0 x / y1 10 0Q0Q10 00 00 01 11 11 100000101101011110 0/ 0 00 0/ 0 00 0/ 0 00 0/ 1 1X=0 01 1/ 0 01 1/ 1 11 1/ 0 01 1/ 0 000001110100101X=1 112345678X0 00 0Y1 11 10 01 11 10 0第第 6 章章 时序逻辑电路时序逻辑电路返回

21、首页6.2.2 异步时序逻辑电路的分析异步时序逻辑电路的分析异步异步与同步时序电路的根本区别在于前者与同步时序电路的根本区别在于前者只有部分触发器受时钟控制只有部分触发器受时钟控制，而后者是全部触发，而后者是全部触发器受同一时钟控制。因此，分析异步时序电路时器受同一时钟控制。因此，分析异步时序电路时需写出时钟方程需写出时钟方程，并特别注意各触发器的时钟条，并特别注意各触发器的时钟条件在何时满足。件在何时满足。第第 6 章章 时序逻辑电路时序逻辑电路返回首页C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP1 11 例例 试分析图示异步时序逻辑电路的逻辑功能，列出试分析图示

22、异步时序逻辑电路的逻辑功能，列出状态转换真值表，并画出状态转换图和时序图。状态转换真值表，并画出状态转换图和时序图。这是异步时序逻辑电路。分析如下：这是异步时序逻辑电路。分析如下：解：解：FF1 和和 FF2 受受 Q0 下降沿触发下降沿触发CPC1 FF0 受受 CP 下降沿触发下降沿触发C1C1第第 6 章章 时序逻辑电路时序逻辑电路返回首页C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP1 11. 写方程式写方程式( (1) ) 时钟方程时钟方程( (3) ) 驱动方程驱动方程( (2) ) 输出方程输出方程CP1 = CP2 = Q0 FF1、FF2 由由 Q0

23、 下降沿触发下降沿触发CP0 = CP FF0 由由 CP 下降沿触发下降沿触发Y = Q2n1 11J1KJ0 = K0 = 1 1Q2nQ1nQ1nQ2Y1K1JJ2 = Q1n ，K2 =Q1nJ1 =Q2n ， K1 = 1 11J1K1 1第第 6 章章 时序逻辑电路时序逻辑电路返回首页J1 = Q2n ，K1 = 1 11. 写方程式写方程式( (1) ) 时钟方程时钟方程( (3) ) 驱动方程驱动方程( (2) ) 输出方程输出方程( (4) ) 状态方程状态方程CP1 = CP2 = Q0 FF1 和和 FF2由由 Q0 下降沿触发下降沿触发CP0 = CP FF0 由由 C

24、P 下降沿触发下降沿触发Y = Q2nJ0 = K0 = 1 1J2 = Q1n ，K2 = Q1nQ0n+1 = J0 Q0n + K0 Q0n Q1n+1 = J1 Q1n + K1 Q1n Q2n+1 = J2 Q2n + K2 Q2n = 1 1 Q0n + 1 1 Q0n = Q0n代入代入 J0 = 1 1，K0 = 1 1代入代入 J1 = Q2n， K1 = 1 1Q1n+1 = Q2n Q1n Q0 下降沿有效下降沿有效Q0n+1 = Q0n CP 下降沿有效下降沿有效Q2n+1 = Q1n Q0 下降沿有效下降沿有效代入代入 J2 = Q1n， K2 = Q1n = Q2n

25、 Q1n + 1 1 Q1n = Q2n Q1n = Q1n Q2n + Q1n Q2n = Q1n 第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设初始状态为设初始状态为Q2nQ1n Q0n = 0000000 01 10 00 00 00 00 0 Q0n+1 = Q0n = 0 0 = 1 1 Y = Q2n = 0 00 01 1YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲CP0 = CP，FF0满足满足时钟触发条件。时钟触发条件。CP1 = CP2= Q0 为上升沿，为

26、上升沿，FF1 和和FF2 不满足时钟触发不满足时钟触发条件，其状态保持不变。条件，其状态保持不变。第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表设初始状态为设初始状态为Q2nQ1nQ0n = 0000000 01 10 00 00 00 00 0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲0 0 0 00 01 10 01 10 00 01 1 Q0n+1 = Q0n = 1 1 = 0 0将新状态将新状态“001001”作为现作为现态，再计算下一个次态。态，再计算下一个次态。

27、CP1 = CP2 = Q0 为下降为下降沿，沿，FF1 和和 FF2 满足时钟满足时钟触发条件。触发条件。 Q2n+1 = Q1n Q2n +Q1n Q2n = =0 00 0 + + 0 00 0=0=0 Y = Q2n = 0 0 Q1n+1 = Q2n Q1n = 1 11 1 =1 1 第第 6 章章 时序逻辑电路时序逻辑电路返回首页2. 列状态转换真值表列状态转换真值表电路构成异步六进制计数器，同时向高位送出电路构成异步六进制计数器，同时向高位送出一个负跃变的进位信号。一个负跃变的进位信号。3. 逻辑功能说明逻辑功能说明1 11 10 01 10 00 01 10 00 00 01

28、 11 11 10 00 01 11 10 00 01 10 01 10 00 00 01 10 01 1设初始状态为设初始状态为Q2n Q1n Q0n = 0000000 01 10 00 00 00 00 0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲0 00 01 10 01 10 00 0一直计算到电路一直计算到电路状态进入循环为止。状态进入循环为止。依依次次类类推推第第 6 章章 时序逻辑电路时序逻辑电路返回首页4. 画状态转换图和时序图画状态转换图和时序图Q2 Q1 Q0 x / y/ 0 00000000

29、01001010010011011100100/ 0 0/ 0 0/ 0 0/ 1 1/ 1 11011010 0000 010 00 00 00011 11 10 01 10 00 01 10 00 00 01 11 11 10 00 00 01 10 01 10 00 01 10 00 00 00 0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲1 10 01 11 10 01 11 10 00 01 10 0第第 6 章章 时序逻辑电路时序逻辑电路返回首页Y1 11 10 00 01 10 01 10 00 0Q0

30、Q1Q20 00 00 00 00 00 00 00 00 0 当计数至第当计数至第 6 个计数脉冲个计数脉冲CP 时，时，电路状态进入循环，电路状态进入循环，Y 输出进位脉冲下输出进位脉冲下降沿。降沿。CP1234560 00 01 1/ 0 04. 画状态转换图和时序图画状态转换图和时序图000000001001010010011011100100Q2 Q1 Q0 x / y/ 0 0/ 0 0/ 0 0/ 1 1 x/ 1 11011011 10 01 1第第 6 章章 时序逻辑电路时序逻辑电路返回首页了解集成移位寄存器的应用。了解集成移位寄存器的应用。主要要求：主要要求：掌握寄存器和移

31、位寄存器的工作原理、逻辑功掌握寄存器和移位寄存器的工作原理、逻辑功能及使用方法。能及使用方法。6.3 寄存器和移位寄存器寄存器和移位寄存器 第第 6 章章 时序逻辑电路时序逻辑电路返回首页6.3.1 寄存器寄存器Register，用于存放二进制数码。，用于存放二进制数码。4 位位 寄寄 存存 器器Q0 Q1 Q2Q3 Q0 Q1 Q2 Q3FF0FF1FF2FF3D0CPC1C1C11D1D1D R R R R D1 D2 D3 C11DCR1D1D1D1D 由由D触发器触发器构成，因此能锁构成，因此能锁存输入数据。存输入数据。RRRR1CR CR 为异步置零输入为异步置零输入端，端，当当 C

32、R = 0 0 时时，各触发，各触发器均被器均被置置 0 0。寄存器工作。寄存器工作时，时，CR 应为高电平。应为高电平。Q0 Q1Q2 Q3 Q0 Q3 为并行输出端。为并行输出端。D0D1 D2D3 D0 D3 为并为并行数据输入端。行数据输入端。第第 6 章章 时序逻辑电路时序逻辑电路返回首页4 位位 寄寄 存存 器器Q0 Q1 Q2Q3 Q0 Q1 Q2 Q3FF0FF1FF2FF3D0CPC1C1C11D1D1D R R R R D1 D2 D3 C11DCR1D1D1D1D （1）置零置零（清零清零）功能。只要功能。只要 CR=0 0 ，触发器，触发器FF0 FF3都被都被置置0

33、0，即，即 Q3 Q2 Q1 Q0 = 00000000 。 （2）并行送数功能。取并行送数功能。取CR =1 1，只要输入时钟脉冲，只要输入时钟脉冲CP的上升的上升沿，并行数据输入端沿，并行数据输入端 D3 D0 输入的数据输入的数据 d3 d0 都被置入触发器都被置入触发器 FF0 FF3中，这时中，这时 Q3 Q2 Q1 Q0 = d3 d2 d1 d0 。 （3）保持功能。当保持功能。当 CR =1 1、CP = 0 0 时，时，寄存器中寄存的数码寄存器中寄存的数码保持不变，即保持不变，即触发器触发器FF0 FF3 的状态保持不变的状态保持不变。6.3.1 寄存器寄存器第第 6 章章

34、时序逻辑电路时序逻辑电路返回首页 （1）各触发器均为）各触发器均为 D 功能功能且且并行并行使用。使用。 （2） 1 个触发器能存放个触发器能存放 1 位二进制数码。位二进制数码。 所以，所以， N 位寄存器由位寄存器由 N 个触发器构成个触发器构成 。Q0 Q1 Q2Q3 Q0 Q1 Q2 Q3FF0FF1FF2FF3D0CPC1C1C11D1D1D R R R R D1 D2 D3 C11DCR1D1D1D1D 寄存器的结构特点寄存器的结构特点第第 6 章章 时序逻辑电路时序逻辑电路返回首页6.3.2 移位寄存器移位寄存器在控制信号作用下，既可实在控制信号作用下，既可实现右移也可实现左移。

35、现右移也可实现左移。 双向移位双向移位寄寄 存存 器器单向移位单向移位寄寄 存存 器器 左左 移移寄存器寄存器 右右 移移寄存器寄存器每输入一个移位脉冲，移位寄每输入一个移位脉冲，移位寄存器中的数码依次向右移动存器中的数码依次向右移动 1 位。位。 每输入一个移位脉冲，移位寄每输入一个移位脉冲，移位寄存器中的数码依次向左移动存器中的数码依次向左移动 1 位。位。 Shift Register用于存放数码和使数码根据需要向左或向右移位。用于存放数码和使数码根据需要向左或向右移位。第第 6 章章 时序逻辑电路时序逻辑电路返回首页右移输入右移输入D0D1D3DID2右移输出右移输出Q11D1D1D1

36、DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3移位脉冲移位脉冲CP右右 移移 位位 寄寄 存存 器器 由由 D 触发器构成，为同步时序逻辑电路。触发器构成，为同步时序逻辑电路。在在 CP 上升沿作用下，上升沿作用下，串行输入数据串行输入数据 DI被移入被移入 FF0 中；同时，数据逐步被右移。中；同时，数据逐步被右移。D0=DI，D1=Q0，D2=Q1，D3= Q2。DI右移输入右移输入D0Q0右移输出右移输出D1D2D3Q1Q2Q31D1D1D1D一、一、单向移位寄存器单向移位寄存器第第 6 章章 时序逻辑电路时序逻辑电路返回首页设串行输入数码设串行输入数码DI= 10111011，

37、电路初态为，电路初态为 Q3Q2Q1Q0= 00000000。1 10 01 11 11 140 01 10 01 11 130 00 01 10 00 020 00 00 01 11 110 00 00 00 00Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲举例说明工作原理举例说明工作原理可见，移位寄存器除了能寄存数码外，可见，移位寄存器除了能寄存数码外，还能实现数据的串、并行转换。还能实现数据的串、并行转换。在在 4 个移位脉冲作个移位脉冲作用下，用下，串行输入串行输入的的 4 位位数码数码 10111011 全部存入寄全部存入寄存器，并由存器，并由 Q

38、3、Q2、Q1 和和 Q0 并行输出并行输出。第第 6 章章 时序逻辑电路时序逻辑电路返回首页10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲工作原理举例说明工作原理举例说明 再输入再输入 4 个移位脉冲个移位脉冲时，时，串行输入串行输入数据数据 10111011将将从从 Q3 端端串行输出串行输出。01 11 10 00 051 11 10 00 00 061 10 00 00 00 071 10 01 11 11 140 00 00 00 00 080 01 10 01 11 130 00 01 10

39、 00 020 00 00 01 11 110 00 00 00 00Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲1 1 从从 Q3 端取出端取出0 0 从从 Q3 端取出端取出1 1 从从 Q3 端取出端取出1 1 从从 Q3 端取出端取出第第 6 章章 时序逻辑电路时序逻辑电路返回首页左左 移移 位位 寄寄 存存 器器左移输出左移输出D0D1D3DID2左移输入左移输入Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3CP移位脉冲移位脉冲左移输出左移输出Q0D01DQ1Q2D11DQ3D21D左移输入左移输入D31DDI 移位寄存器

40、结构特点：移位寄存器结构特点： 各触发器均为各触发器均为 D 功能功能且且串联串联使用；使用； N 位寄存器由位寄存器由 N 个触发器构成个触发器构成 。第第 6 章章 时序逻辑电路时序逻辑电路返回首页CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3二、二、双向移位寄存器双向移位寄存器Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脉冲移位脉冲输入端输入端右移右移串行数码串行数码输输 入入 端端并行数码输入端并行数码输入端左移左移串行数码输入端串行数码输入端 工作方式控制端工作方式控制端M1 M0 = 0000 时，保持功能。时，保持功能。M1 M0 =

41、0101 时，右移功能。时，右移功能。M1 M0 = 1010 时，左移功能。时，左移功能。M1 M0 = 1111 时，并行置数时，并行置数 功能。功能。并行数码输出端，从高并行数码输出端，从高位到低位依次为位到低位依次为 Q3 Q0。清零端低清零端低电平有效电平有效第第 6 章章 时序逻辑电路时序逻辑电路返回首页CT74LS194的功能表的功能表d00 00 00 0保保 持持0 01 1左移左移输入输入0 00 0Q3Q2Q11 11 1左移左移输入输入1 11 1Q3Q2Q11 10 01 11 1右移右移输入输入0 0Q2Q1Q00 00 01 10 01 1右移右移输入输入1 1Q

42、2Q1Q01 11 11 10 01 1并行置数并行置数d3d2d1d0d3d2d11 11 11 1保保 持持0 01 1清零清零0 00 00 00 00 0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR说明说明输输 出出输输 入入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR第第 6 章章 时序逻辑电路时序逻辑电路返回首页一、顺序脉冲发生器一、顺序脉冲发生器顺序脉冲指在顺序脉冲指在每个循环周期内，每个循环周期内，在时间上按一定先在时间上按一定先后顺序排列的脉冲后顺序排列的脉冲信号信号。常用于控制。常用于控制某些设备按照事先某些设备按照事先

43、规定的顺序进行运规定的顺序进行运算或操作。算或操作。6.3.3 移位寄存器的应用移位寄存器的应用D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1 11 11 10 00 00 00 0CP12345678Q3Q2Q1Q0第第 6 章章 时序逻辑电路时序逻辑电路返回首页D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1 11 11 10 00 00 00 0CP12345678Q3Q2Q1Q0一、顺序脉冲发生器一、顺序脉冲发生器 利用并行置数功能将利用并行置数功能将电路初态置为电路初态置为Q3Q2Q1Q0 = D3D2D1D0 = 1

44、 1000000电路执行左移功能电路执行左移功能来一个来一个 CP 脉冲，各脉冲，各位数据左移一位，即位数据左移一位，即 Q0Q1 Q2 Q3。左移。左移输入信号输入信号 DSL 由由 Q0 提供，提供，因此能实现循环左移因此能实现循环左移从从 Q3 Q0 依次输出依次输出顺序脉冲。顺序脉冲宽顺序脉冲。顺序脉冲宽度为一个度为一个 CP 周期。周期。工作原理工作原理 第第 6 章章 时序逻辑电路时序逻辑电路返回首页二、扭环形计数器二、扭环形计数器（约翰逊计数器约翰逊计数器）用用 CT74LS194 构成七进制构成七进制扭环形计数器扭环形计数器CT74LS194D0D3D2D1Q3Q2Q1Q0M1

45、M0DSLCPCR1 11 1 0 0&DSR将移位寄存器将移位寄存器的第的第 N 和第和第 N- -1 位位的输出通过的输出通过与非与非门门加到右移串行数码加到右移串行数码输入输入 DSR 端时，则端时，则构成构成 2N- -1 进制扭进制扭环形计数器，即奇环形计数器，即奇数分频电路。数分频电路。第第 6 章章 时序逻辑电路时序逻辑电路返回首页二、扭环形计数器二、扭环形计数器（约翰逊计数器约翰逊计数器）用用 CT74LS194 构成七进制构成七进制扭环形计数器扭环形计数器CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1 11 1 0 0&DSR1 1

46、1 10 00 051 10 00 00 061 11 11 10 041 11 11 11 130 01 11 11 1020 00 01 11 110 00 00 01 10Q3Q2Q1Q0计数脉计数脉冲顺序冲顺序第第 6 章章 时序逻辑电路时序逻辑电路返回首页CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1 11 1 0 01DSR用用 CT74LS194 构成六进制构成六进制扭环形计数器扭环形计数器当由移位寄存器的当由移位寄存器的第第 N 位输出通过位输出通过非非门加到右移串行数门加到右移串行数码输入端码输入端DSR 时，时，则构成则构成 2N 进制扭进制扭环

47、形计数器，即偶环形计数器，即偶数分频电路。数分频电路。第第 6 章章 时序逻辑电路时序逻辑电路返回首页6.4计数器计数器 主要要求：主要要求： 理解常用集成二进制和十进制计数器的功能理解常用集成二进制和十进制计数器的功能及其应用。及其应用。 掌握二进制计数器的工作原理、逻辑功能及掌握二进制计数器的工作原理、逻辑功能及使用方法。使用方法。 掌握利用集成计数器构成掌握利用集成计数器构成 N 进制计数器的方进制计数器的方法。法。 第第 6 章章 时序逻辑电路时序逻辑电路返回首页计数器的作用与分类计数器的作用与分类 计数器计数器( (Counter) )用于累计输入时钟脉冲的用于累计输入时钟脉冲的个数

48、，还常用于分频和进行数字运算。个数，还常用于分频和进行数字运算。 计数器分类如下：计数器分类如下： 按时钟控制方式不同分按时钟控制方式不同分 异步计数器异步计数器 同步计数器同步计数器 同步计数器比异步计数器的速度快得多。同步计数器比异步计数器的速度快得多。第第 6 章章 时序逻辑电路时序逻辑电路返回首页按计数增减分按计数增减分加法计数器加法计数器 减法计数器减法计数器 加加 / / 减计数器减计数器( (又称可逆计数器又称可逆计数器) ) 对计数脉冲作递增对计数脉冲作递增计数的电路。计数的电路。 对计数脉冲作递减对计数脉冲作递减计数的电路。计数的电路。 在加在加/ /减控制信号作减控制信号作

49、用下，可递增也可递用下，可递增也可递减计数的电路。减计数的电路。 按计数进制分按计数进制分按二进制数运按二进制数运算规律进行计算规律进行计数的电路数的电路 按十进制数运按十进制数运算规律进行计算规律进行计数的电路数的电路 二进制计数器二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器( (又称又称 N 进制计数器进制计数器) )二进制和十二进制和十进制以外的进制以外的计数器计数器 第第 6 章章 时序逻辑电路时序逻辑电路返回首页0 00 00 081 11 11 170 01 11 161 10 01 150 00 01 141 11 10 030 01 10 021 10

50、00 010 00 00 00二进制加法计数器二进制加法计数器计数规律举例计数规律举例二进制减法计数器二进制减法计数器计数规律举例计数规律举例“000000 - -1 1”不够减，需向相邻高位借不够减，需向相邻高位借“1 1”，借借“1 1”后作运算后作运算“1 1000000 - - 1 1 = 111111”。Q0Q1Q2计计 数数 器器 状状 态态计数顺序计数顺序Q0Q1Q2计计 数数 状状 态态计数顺序计数顺序0 00 00 081 10 00 070 01 10 061 11 10 050 00 01 141 10 01 130 01 11 121 11 11 110 00 00 0

51、0第第 6 章章 时序逻辑电路时序逻辑电路返回首页8421 码十进制加法计数器码十进制加法计数器计数规律计数规律Q0Q1Q2Q3计计 数数 器器 状状 态态计数顺序计数顺序1 10 00 01 190 00 00 01 181 11 11 10 070 01 11 10 061 10 01 10 050 00 01 10 041 11 10 00 030 01 10 00 021 10 00 00 010 00 00 00 0100 00 00 00 00第第 6 章章 时序逻辑电路时序逻辑电路返回首页计数的最大数目称为计数器的计数的最大数目称为计数器的“模模”，用，用 M 表示。表示。模也称

52、为计数长度或计数容量。模也称为计数长度或计数容量。 N 进制进制计数器计数器计数规计数规律举例律举例具有具有 5 个独个独立的状态，计满立的状态，计满 5个计数脉冲后，个计数脉冲后，电路状态自动进电路状态自动进入循环。故为入循环。故为五五进制计数器。进制计数器。五进制计数器五进制计数器也称模也称模 5 计数器；计数器；十进制计数器则十进制计数器则为模为模 10 计数器；计数器；3 位二进制计数器为模位二进制计数器为模 8 计数器。计数器。 n 个触发器有个触发器有 2n 种输出，最多可实现模种输出，最多可实现模 2n 计数。计数。 Q0Q1Q2计计 数数 状状 态态计数顺序计数顺序0 00 0

53、0 050 00 01 141 11 10 030 01 10 021 10 00 010 00 00 00第第 6 章章 时序逻辑电路时序逻辑电路返回首页FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRD JK 触发器构成的触发器构成的 4 位异步二进制加法计数器位异步二进制加法计数器6.4.1 异步计数器异步计数器 一、异步二进制计数器一、异步二进制计数器 1. 异步二进制加法计数器异步二进制加法计数器1 11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2第第 6 章章 时序逻辑电路时序逻辑电路返回首页 依次输入脉

54、依次输入脉冲时，计数状态冲时，计数状态按按 4 位二进制数位二进制数递增规律变化。递增规律变化。0001000100100010CPQ3Q0Q1Q20 00 00 00 01111111100000000 输入第输入第1个计数脉冲个计数脉冲时，计数器输出为时，计数器输出为00010001；输入第输入第2个个计数脉冲时，计数脉冲时，计数器输出为计数器输出为00100010。输入第输入第15个脉冲时，输出个脉冲时，输出11111111，当输入第，当输入第16个个脉冲时，脉冲时，输出返回初态输出返回初态00000000，且，且 Q3 端输出进位信号下降沿。因此，端输出进位信号下降沿。因此，该电路构成

55、该电路构成 4 位二进制加法计数器。位二进制加法计数器。 工作原理工作原理第第 6 章章 时序逻辑电路时序逻辑电路返回首页0 00 00 00 0161 11 11 11 1150 01 11 11 1141 10 01 11 1130 00 01 11 1121 11 10 01 1110 01 10 01 1101 10 00 01 190 00 00 01 181 11 11 10 070 01 11 10 061 10 01 10 050 00 01 10 041 11 10 00 030 01 10 00 021 10 00 00 010 00 00 00 00Q0Q1Q2Q3计计

56、数数 器器 状状 态态计数顺序计数顺序 4 位二进制加法计数器状态表位二进制加法计数器状态表 第第 6 章章 时序逻辑电路时序逻辑电路返回首页 D 触发器构成的异步二进制加法计数器触发器构成的异步二进制加法计数器 其工作原理与前述其工作原理与前述 JK 触发器所构成的二进制计数器的相同。触发器所构成的二进制计数器的相同。不同的是用不同的是用 CP 上升沿触发计数。上升沿触发计数。FF01DRC1Q0Q1Q2Q3FF11DRC1FF21DRC1FF31DRC1CPRDQ0Q1Q2Q31D1D1D1DC1CPQ0Q1Q2C1C1C1与与 JK 触发器一样，触发器一样，D 触发器也可组成二进制计数器

57、。触发器也可组成二进制计数器。与与 JK 触发器不同的是，触发器不同的是， D 触发器用触发器用 触发。触发。niQ1 第第 6 章章 时序逻辑电路时序逻辑电路返回首页FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRD JK 触发器构成的触发器构成的 4 位异步二进制减法计数器位异步二进制减法计数器Q0Q1Q2Q32. 异步二进制减法计数器异步二进制减法计数器C1CP1 11J1K1J1K1J1K1J1KC1Q0Q1C1Q2C1第第 6 章章 时序逻辑电路时序逻辑电路返回首页依次输入脉冲时，依次输入脉冲时，计数状态按计数状态按 4 位

58、位二进制数递减规二进制数递减规律变化。律变化。1111111111101110CPQ3Q0Q1Q20 00 00 00 00001000100000000输入第输入第1个计数脉冲时，计个计数脉冲时，计数器输出为数器输出为11111111；输入第；输入第2个个计数脉冲时，计数器输出计数脉冲时，计数器输出为为11101110。输入第输入第15个脉冲时，输出个脉冲时，输出00010001，当输入第，当输入第16个个脉冲时，脉冲时，输出返回初态输出返回初态00000000。因此，该电路构成。因此，该电路构成 4 位二进制减法位二进制减法计数器。计数器。 工作原理工作原理第第 6 章章 时序逻辑电路时序

59、逻辑电路返回首页0 00 00 00 0161 10 00 00 0150 01 10 00 0141 11 10 00 0130 00 01 10 0121 10 01 10 0110 01 11 10 0101 11 11 10 090 00 00 01 181 10 00 01 170 01 10 01 161 11 10 01 150 00 01 11 141 10 01 11 130 01 11 11 121 11 11 11 110 00 00 00 00Q0Q1Q2Q3计计 数数 器器 状状 态态计数顺序计数顺序 4 位二进制减法计数器状态表位二进制减法计数器状态表 第第 6 章

60、章 时序逻辑电路时序逻辑电路返回首页3. 异步二进制计数器的构成方法异步二进制计数器的构成方法 CPi = Qi 1 CPi = Qi - - 1减法计数减法计数 CPi = Qi 1 CPi = Qi - - 1加法计数加法计数 下降沿触发式下降沿触发式 上升沿触发式上升沿触发式 计数触发器的触发信号接法计数触发器的触发信号接法计数规律计数规律 将触发器接成计数触发器，然后级联，将计数脉冲将触发器接成计数触发器，然后级联，将计数脉冲CP 从最低位时钟端输入，其他各位时钟端接法如下表：从最低位时钟端输入，其他各位时钟端接法如下表：第第 6 章章 时序逻辑电路时序逻辑电路返回首页1. 十进制计数器与十进制计数器与 4 位二进制计数器的比较位二进制计数器的比较8421BCD 码十进制计数器的设计思想：码十进制计数器的设