组成原理课程设计指令总线

1、东北大学秦皇岛分校计算机与通信工程学院计算机组成原理课程设计专业名称计算机科学与技术班级学号学生姓名指导教师方淼设计时间2016.12.192016.12.30 课程设计任务书专业：计算机科学与技术 学号：2143121 学生姓名（签名）： 设计题目：指令系统及累加器设计一、设计实验条件硬件：PC机软件：Xilinx ISE ModelSim 编程语言：VHDL二、设计任务及要求1. 6、 21、 32、 56 号指令指令的设计。2. 指令总线3. 带异步清零和计数使能的十进制计数器三、设计报告的内容1. 设计题目与设计任务题目:指令系统与指令总线设计指令编号助记符指令类型功能寻址方式6ADD

2、 A, R?操作码和地址码将间址存储器的值加入累加器A中寄存器间接寻址21AND A, R? 操作码和地址码累加器A“与”寄存器R?的值寄存器直接寻址32MOV A ,# II操作码和地址码将立即数II送到累加器A中立即数寻址56RLC A操作码和地址码累加器A带进位左移累加器寻址2. 前言（绪论）1.融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识；2.学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点；3.培养科学研究的独立工作能力，取得

3、工程设计与组装调试的实践经验。3. 设计主体 整机逻辑结构框图:图1芯片引脚：图2 CPU逻辑结构框图：图3 【设计指令系统】1、指令系统设计 指令类型及寻址方式见上表 2、微操作控制信号1、XRD ： 外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。2、EMWR： 程序存储器EM写信号。3、EMRD： 程序存储器EM读信号。4、PCOE： 将程序计数器PC的值送到地址总线ABUS上(MAR)。5、EMEN： 将程序存储器EM与数据总线DBUS接通，由EMWR和EMRD 决定是将DBUS数据EM中，还是从EM读出数据送到DBUS。6、IREN： 将程序存储器EM读出的数据打

4、入指令寄存器IR。7、EINT： 中断返回时清除中断响应和中断请求标志，便于下次中断。8、ELP： PC打入允许，与指令寄存器IR3、IR2位结合，控制程序跳转。9、FSTC：进位置1，CY=110、FCLC：进位置0，CY=011、MAREN：将地址总线ABUS上的地址打入地址寄存器MAR。12、MAROE：将地址寄存器MAR的值送到地址总线ABUS上。13、OUTEN：将数据总线DBUS上数据送到输出端口寄存器OUT里。14、STEN： 将数据总线DBUS上数据存入堆栈寄存器ST中。15、RRD： 读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。16、RWR： 写寄存器组R0-

5、R3，寄存器R?的选择由指令的最低两位决定。17、CN： 决定运算器是否带进位移位，CN=1带进位，CN=0不带进位。18、FEN： 将标志位存入ALU内部的标志寄存器。19、WEN： 将数据总线DBUS的值打入工作寄存器W中。20、AEN： 将数据总线DBUS的值打入累加器A中。21-23:X2 X0 :X2、X1、X0三位组合来译码选择将数据送到DBUS上的寄存器。 24-26:S2 S0 :S2、S1、S0三位组合决定ALU做何种运算。3、 指令执行流程【系统实现与系统测试】1.模型机实现（1）逻辑电路的图形符号表示、功能（2） 初始化的波形图：（3）RTL级逻辑电路：（4）功能仿真：当

6、 icen=1ibus=dbus 时（5）实验代码：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity busi is Port ( dbus : in STD_LOGIC; int_code : in STD_LOGIC; icen : in STD_LOGIC; ibus : out STD_LOGIC); end busi; architecture Behavioral of busi is begin proce

7、ss(dbus,int_code,icen) begin if(icen='0') then ibus<=int_code; else ibus<=dbus; end if; end process; end Behavioral ;2.逻辑电路设计(1) 逻辑电路的图形符号表示、功能（2）RTL级逻辑电路：（3）功能仿真图15 十进制计数器仿真图（4）实验代码：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,R

8、ST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0'); ELSIF CLK'EVENT AND CLK = '1&

9、#39; THEN IF EN = '1' THEN IF CQI < 9 THEN CQI := CQI + 1; ELSE CQI := (OTHERS =>'0'); END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1' ELSE COUT <= '0' END IF; CQ <= CQI; END PROCESS; END behav; 3. 主要实验步骤1. 打开桌面的Xilinx ISE 9.1i4. 书写代码并运行7. 在source窗口

10、选择Behavioral Simulation选中生成的.tbv 文件四、设计时间与安排1、设计时间：2周2、设计时间安排： 熟悉实验设备、收集资料：2 天设计图纸、实验、计算、程序编写调试：5 天编写课程设计报告：2 天答辩：1 天【总结】 在课程设计期间我们组遇到了很多困难，很多东西都不会做。通过查阅资料和同学讨论等途径获得了帮助，最终克服重重困难，完成任务。结合课本知识内容，让我对Xilinx软件有了一定的了解，想做好课程及确实需要花费一些力气。【心得体会】这次课程设计让我了解到学习不能只满足于课本的知识，要学以致用，活学活用。实践是检验真理的唯一标准。在课程设计过程中，我发现了自己有很多不足，课本知识没有扎实，经常需要翻看课本来复习一些内容。在课程设计过程中，我了解到同学直接互相帮助是非常重要的，不仅能帮助他人解惑，而且自己也能学习到很多优点。而且我发现自己动