PCB的EMC设计规范_公司

1、-Q/ZX深圳市中兴通讯股份有限公司企业标准（设计技术标准）印制电路板设计规范EM（要求实施2005-07-29 发布深圳市中兴通讯股份有限公司 发布1 范围12 规范性引用文件 13 术语和定义14 标准维护办法 45 信号完整性（SI ）设计要求 45.1 时钟电路的拓扑选择 45.2 总线SI设计要求 55.3 信号线通用设计要求 66 PCB布局设计要求 76.1 通用器件布局要求 76.2 时钟器件布局 116.3 接口器件布局要求 116.4 电源的布局要求 137 PCB布线设计要求 147.1 通用布线设计要求 147.2 时钟电路的布线 167.3 接口电路的布线 177.4

2、 电源的布线要求 188 电源完整性（PI）设计要求 198.1 叠层设计 198.2 信号线的参考平面 208.3 多种电源的分割 208.4 平面的滤波 228.5 接口电路的平面分割 239 PCB后处理设计要求 259.1 屏蔽过孔与边缘辐射控制 259.2 信号回流路径检查 259.3 走线优化25、八前为了提高产品的EMC设计水平，在单板信号分析及PCB设计阶段，解决各种 PCB设计过程中由于信号完整性、电源完整性引发的EMC问题，确保单板 EMC设计质量，进而保证系统的EMC与可靠性满足设计要求，特编制本标准。本标准用于单板的信号分析与 PCB 设计过程中，是信号分析工程师、互连

3、设计工程师，在单板的EMC设计中的参照标准，也是PCB可靠性工程师完成 PCB设计检查及硬件工程师、可靠性工程师完成PCB可靠性评审的依据。本标准由“ EMC仿真的应用与推广团队”提出，技术中心技术管理部归口。本标准适用于中兴通讯公司范围内，应用在单板硬件EDA统一设计流程中，是一个强制性标准。本规范起草部门：康讯研究所 EDA设计部本规范主要起草人：双琳娜、虞学犬、唐星海、朱顺临主要评审人员：高云航、熊英、庞健、李军、田昊、王阿明、李连廷、俞延风、唐果、贾威等本标准于2005年8月首次发布。II2TE中兴EDA设计部内部试用版本 印刷电路板设计规范一一EMC要求1范围本标准规定了公司产品在信

4、号分析与PCB设计阶段的EMC设计。本标准适用于EMC相关的需求分析人员、系统设计人员、详细设计人员和评审人员。2规范性引用文件在下面所引用的文件中，对于企业标准部分没有写出年代号，使用时应以网上发布的最新标准为有效版本。Q/ZX 23.020.3可靠性设计要求 EMC设计20050715印制电路板设计规范EDA设计部PCB Check List3术语和定义下列术语和定义适用于本标准。3.1 电磁环境 electromagnetic environment存在于给定场所的所有电磁现象的总和。3.2 电磁干扰 electromagnetic interferenee (EMI)电磁骚扰引起的设备

5、、传输通道或系统性能的下降。PCB的EMI指PCB发出的杂散能量或外部进入电路板的杂散能量，它包括：传导型(低频)EMI、辐射型(高频)EMI、ESD(静电放电)或雷电引起的EMI。传导型和辐射型 EMI具有差模和共模表现形式。3.3 电磁兼容性 electromagnetic compatibility (EMC)设备或系统在其电磁环境中能正常工作，且不对该环境中任何事物构成不能承受的电磁骚扰的能力。3.4 传输线(Transmission )传输线是指任一信号的连线及其到地或到电源的回路。3.5 反射(Reflection )传输线上的反射是一种“回音”。当信号的能量沿传输线传送时，由于阻

6、抗的不匹配，有部分能量返回。3.6 信号完整性(Signal Integrity )信号完整性是指传输系统在信号的传输过程中保持信号的时域和频域特性的能力。信号具有好的信号完整性指信号能够按照时序要求定时到达，同时具有较好的信号质量 （波形）。3.7 PCB寄生参数PCB上的每一条布线及其返回路径可以用三个基本模型来描述，即电阻、电容和电感。在EMI和阻抗控制中，电容和电感的作用很大。3.8 阻抗导线和回路之间的阻抗以及一对电源回路之间的阻抗，是导线及其回路或电源回路之间电感和电容的函数，阻抗 Zo等于L/C的平方根。3.9 回流路径每个电路都存在一个闭环回路，当电流从一个器件流入另一个器件，

7、在导线上就会产生大小相同的回流，从而构成闭合回路。在PCB上，当信号流过导线，如果信号频率低（最多几百Hz），回路电流就会沿着阻抗最小的路径，通常是最短且/或最宽的路径，流回到发送信号的器件。一旦信号频率超过几百kHz（但还在低频范围内），回流信号就会与信号源发送的信号产生电场和磁场的耦合作用。3.10旁路电容产生一个交流分路，从而消去进入易感区的那些不需要的能量。通常铝电解电容和钽电容比较适合作旁路电容，其电容值取决于PCB板上的瞬态电流需求，一般在10至470疔范围内。3.11去耦电容提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地。3.12 过冲（Oversh

8、oot ）超出稳态电压的绝对摆动电压值。如果这个电压值超出接收端的输入电压范围，有可能会损坏器件。3.13 噪声 Noise线路或系统中，除所用信号之外的所有电磁信号或能量。通常噪声无法完全去除，仅能将之减弱，使之产生的干扰最小。3.14 接地 Grounding接地提供一个等电位的点或面，使系统或线路有一参考电压，而此等电位的点或面并不一定是地电位。若该等电位的点或面经由一低阻抗的通路而与大地相连，则称为地电位（Earth Potential ）。接地是为了在电路和某些基准点之间建立良好的电气通路，为所有的信号提供一个公共的参考电平，以及防止因设备带电对人员造成电击危害。对设备产生干扰与危害

9、。3.15 工作地 Sig nal Groun di ng系统内电路电源的电流回路地，即信号回路的电位基准点， 通常可分为数字地与模拟地。3.16 滤波 Filtering滤波就是让需要的信号顺利通过，而阻止其它不需要的信号进入线路、装备或系统中。3.17 静电放电 electrostatic discharge（ ESD具有不同静电电位的物体在接近或通过直接接触时，发生的电荷转移。3.18 3W原则3W原则是指两根印制线的中心距大于等于3倍印制线的宽度时，即线间距是2倍线的宽度，可以有效地减少信号之间的耦合，使信号有较“干净”的回流路径。3.19耦合电路间的相互作用，在电路间传递能量。3.2

10、0串扰串扰是信号线间的耦合，由互感和互容引起的线上噪声。3.21差模辐射差模辐射是由闭合环路中的电流（即所谓差模电流）引起的，辐射的强度与环的面积、电流的大小及频率的平方成正比。3.22共模辐射共模辐射是由寄生效应，如地线层、电源层或电缆上的感应电流（即所谓共模电流）引起的，共模辐射与一个单极天线类似，辐射的强度与单位线长中的电流和频率有关，但对方向不敏感。3.23 EMC实验标准依据CISPR22及EN55022标准，设备分两个等级：Class A和Class B，Class A用于工业或商业环境，Class B用于家用居住环境。每一种等级都有传导发射和辐射发射限制值。等级类型频率范围（MH

11、z）限值Class A传导发射0.15 -0.579 dBuV准峰值66 dBuV平均值0.5 -3073 dBuV准峰值60 dBuV平均值辐射发射30 -23040 dBuV/m 10 m 准峰值230 -100047 dBuV/m 10 m 准峰值Class B传导发射0.15 -0.566 t 56 dBuV准峰值56 t 46 dBuV平均值0.5 -556 dBuV准峰值46 dBuV平均值5 -3060 dBuV准峰值50 dBuV平均值辐射发射30 -23030 dBuV/m 10 m 准峰值230 -100037 dBuV/m 10 m 准峰值对于辐射发射，如果用 3m场法测

12、试，则在相应值上加10 dBuV/m4标准维护办法本标准根据设计经验累积、技术不断更新扩充等相关因素，不定期进行修订，并与公司印制电路板设计相关规范同步更新。5信号完整性（SI）设计要求5.1 时钟电路的拓扑选择当驱动端、传输线和接收端的阻抗不一致时，会引起传输信号的反射和阻尼振荡，这些过剩的射频能量会辐射或影响到电路的其它部分，弓I起EMI问题。对信号进行端接匹配有助于减少这些负面效应。5.1.1 源端匹配在进行源端匹配时，匹配电阻应尽量靠近驱动端放置，点对点的拓扑结构缺省值为47Q，如图1所示。在系统的EMC设计中，可以在兼顾时序和信号完整性的前提 下，通过板级SI和时序仿真，扫描并选择合

13、适的阻值最大限度地对时钟信号进行 限流限压，从而最大程度地减小时钟信号的电磁辐射。图1 :源端匹配为了减少时钟信号辐射的高频能量，可以采取一些简单的阻容低通滤波措施来降缓时钟沿。如图2所示，R1与R2的缺省值为22 Q , C1的缺省值为15pf。同样的, 针对具体情况也需要通过仿真分析来确定阻容的数值。图2:源端匹配+电容滤波点到两点可采用如图 3所示的低通滤波结构。电阻值缺省为18 Q,电容缺省值为15pf。在具体应用中，最好通过仿真扫描在兼顾时序和信号完整性的情况下确定阻值和容值。5.1.2终端上下拉匹配在对相位没有严格要求的情况下，一拖三以上的结构可以采用终端上下拉匹配的端接方式以改善

14、信号完整性，如图 4所示。图4:终端上下拉匹配5.2 总线SI设计要求5.2.1芯片选择对于可编程的总线输出芯片，建议通过软件编程控制边沿的斜率。对于不可编程的芯片， 可采用与时钟信号类似的办法，虽然给每根总线都并电容的可能性不大，但通过增大驱动输出的阻抗同样可以降缓信号的上升沿和过冲。522 端接匹配SSRAM SDRAM等存储器驱动能力较强，容易形成较大过冲，长期工作容易损坏接收器件并产生严重 EMI问题。可以通过提取拓扑仿真以采取适当的匹配措施，或者直接在数据的输入输出端串接电阻降低信号幅值，解决存储器与控制器之间的过冲问题。在内存芯片附近应加匹配电阻，点对点拓扑情况下阻值缺省为47Q，

15、与源端芯片的距离小于 600mil，如图5所示。图5: SSRAM/SDRAM源端匹配非内存芯片端的匹配电阻是否需要应由仿真决定。5.2.3 驱动设计尽量选用驱动能力小的器件，否则会有能量过剩的问题，需要采取一些措施去消耗这些能量，如：串加阻尼电阻等。对于驱动能力可编程的芯片应该选择合适的驱动能力，一般PCI总线如果所带负载很少，PCI驱动能力会过剩，导致信号过冲较大，可在总线上串接一个电阻。异步总线的驱动应尽量采用慢速、小电流驱动器。5.3 信号线通用设计要求5.3.1 点到点拓扑结构的信号线设计低速芯片互连或互连很短时，可不用匹配；高速芯片互连尽量采用芯片内部的匹配电阻；采用源端匹配时，外

16、部匹配电阻阻值缺省为33Q ;5.3.2 点到两点拓扑结构的信号线设计在点到两点的拓扑结构中，若两个负载在物理上靠得很近，可以把它们当作一个来 处理，方法采用前节所述的匹配措施来抑制信号的过冲。当负载的物理位置相距较远时，应该采取图 6和图7所示的方法进行设计，图中阻值和溶值可通过SI和时序仿真确定。深圳市中兴康讯电子有限公司内部资料不得外传19033-47ohm033-47ohm33-47ohmAAAr33-47ohm33-47ohm图6 :驱动到负载等长图7 :驱动到负载不等长5.3.3 点到多点拓扑结构的信号线设计在点到多点拓扑结构中，通常采用的拓扑结构有星型结构和菊花链结构。在设计中要

17、求遵循以下几点原则：缺省拓扑结构采用菊花链形式;重要器件应放在菊花链末端;布线的STUB应尽量小；强驱动器件应有源端匹配电阻。图&菊花链拓扑6 PCB布局设计要求 6.1 通用器件布局要求数字电路应该根据速率高、中、低速、I/O电路分区布局，如图 9所示，避免高速电路噪声通过接口向外辐射。咼速电路（如大规模集成电路）中速电路（如数字控制电路）低速电路（如低频模拟电路）图9:分区布局高速电路和敏感电路应尽量远离PCB边缘。高速电路和敏感电路之间的布局尽量隔离，以减少高频电路对敏感电路的干扰。高速总线信号的过冲和振铃会产生比较严重的EMC问题，需要通过 SI仿真采取适当的匹配措施加以抑制。

18、将PCB分区应为独立的模拟部分和数字部分，如图10所示。数字电路通过平面对模拟电路的干扰较强。(a)不正确(b)正确图10：数模混合电路分区布局合适的元器件布局应考虑信号流的走向，弱信号、强信号、数字信号应有序排布。A/D转换器跨模数分区放置。应注意 A/D的模拟地和数字地的交流压差不能大。在A/D之下是模拟地和数字地相连的最佳位置之一，如图11所示。模拟地nnn nnTirLADC/DACLI U LI LI U LI LI数字地没有跨越地间隙 的布线图11:数模转换器连接数模分区源端串阻应尽量放在靠近驱动器件位置；终端端接器件应尽量放在靠近接收器件位置。去耦电容的摆放要尽量靠近芯片的电源管

19、脚，如图12所示。VllllllIIIIIIIIII心片心片IIIIIIIIIIIIIIIIIIII(a)最佳(b)次之图12 :去耦电容的摆放位置信号线以不同电平的平面作为参考平面，如图13，当跨越平面分割区域时，参考平面间的续流电容必须靠近信号的走线区域。驱动器A2.5V跨接电容3.3V跨接电容1.8V接收器图13：跨接电容的位置芯片的保护电路应尽可能靠近被保护的芯片放置，如图14。图14：芯片的保护电路放置I/O滤波器与变压器应该尽量靠近与其相连的连接器放置，如图15。如果分区的数字电路与模拟电路之间有少量信号线相联系，则应在其分割开的数字地与模拟地之间搭桥，实现二地的单点连接，桥的位置

20、应在信号线的下方，应保证 所有信号线在跨越二区时都从桥的上面走线，如图16。模拟地数字地图16:模拟地与数字地通过桥连接如果分区的数字电路与模拟电路之间有很多信号线相联系，且这些信号线很难集中走线，则数字地与模拟地之间不应进行分割，二地为一个完整的地层。布线时除了联接二区的信号线可以跨区外，各区内部的信号线严禁跨区走线。6.2时钟器件布局晶振、晶体以及相关电路应尽量布置在PCB的中间，不要靠近I/O接口或板边。时钟电路要远离敏感器件布局。时钟源的滤波电路尽可能的靠近振荡器的电源输入引脚，以最大程度减小环路电 流。晶振去耦电容的摆放要靠近芯片的电源管脚，并且电容的电源线和地线所包围的面积应最小。

21、晶体和晶振的布局要注意远离大功率的元器件、散热器等发热的器件。晶体和晶振要尽量靠近与其相关联的IC器件。6.3 接口器件布局要求选择具有良好高频隔离性能的隔离变压器。在 PCB布局时不要破坏隔离变压器的 隔离性能，尽可能不要将隔离变压器的初、次级线圈布放在同一个地层上，而是分别放在二个分割的地上，如图 17，用户线通常应接保护地。非平衡线共模扼压器流圈图17：隔离变压器布局位置用户线上可采用共模滤波和变压器隔离，共模电感的位置必须放在收、发端接地点的电路侧。用户线一般不应浮空，PCB上用户线参考平面接保护地。外接电源端口的一些差模和共模滤波器件在PCB板上布局时要尽量靠近电源端口，以减小外部电

22、源噪声耦合进板内的机会，同时也可减小 PCB板内耦合出板外的噪声。图18中L1C1C2C3C4为电源入口的差模滤波器件，L2为电源入口的共模滤波器件，这些器件均应靠近电源入口放置。图18:电源的共模/差模滤波器件网口、电话口等端口信号线上的所加的一些抑制共模噪声的共模电感在布局时要尽量靠近端口放置，以减小板内噪声通过端口线缆传导和辐射出去，同时也可减小外部噪声通过端口线缆耦合进板内，如图19所示。图19：外接端口共模电感布局一些直流电源端口电源和地信号上串加的高频磁珠尽量靠近端口放置，见图20。图20:直流电源端口部分磁珠布局一些噪声较大的器件及电路（如晶振、时钟驱动、高速处理器、一些高速数字

23、电路等）要尽量远离外接端口放置， 以减小这些器件及电路产生的噪声通过平面和空间 耦合进端口，再通过端口外接线缆传导和辐射出去。端口部分的滤波器件要按照信号流向来布局，输入和滤波后的输出要尽量远离，以防止输入信号噪声耦合进输出信号。各个端口之间的布局尽量不要互相交错，以防止端口之间的互相干扰。6.4 电源的布局要求电源部分的布局要按照电源电流的流向来布局，电源输入输出要分开，电源布局采用直线方式布局，尽量不采用迂回布局，以防止电源前后互相干扰。无论是差模滤波电路还是共模滤波电路，电容和电感上的引线要尽量加宽。在满足热设计的前提下，电源部分布局要紧凑， 紧凑的布局可减小连线长度，减小连线上分布参数

24、带来的不利影响，同时布局紧凑可减小电源环路面积。电源的输入滤波器布局时尽量靠近电源入口处，如图21所示。图21 :电源的输入滤波布局电源滤波器的输入及输出端在布局时要尽量远离，避免噪声从输入端耦合进输出 端。电源部分的布局要尽量远离不相关的强干扰电路及器件，以防止外部噪声耦合进电源造成电源的波动。电源的去耦钽电容，应靠近电压调整模块的输出地位置。雷击浪涌保护器件应该尽可能靠近与其相连的连接器放置，如图22。图22 :雷击浪涌保护器件放置电源的布局要尽量靠近被供电器件，以缩短电源传输路径， 减小电源传输路径上分布参数带来的不利影响。供电LDO尽量靠近被供电器件，对于那些输出为低电压的LDO要特别

25、注意。电源的布局要有利于形成小的电源环路和滤波环路，以减小这些环路对外部的干 扰，同时这些小的环路也可减小外部噪声对电源的干扰。较小的电瓏环賂图23：电源的电流环路7 PCB布线设计要求7.1 通用布线设计要求高速信号线要尽量远离外部接口。高速信号走线要尽量远离晶振和时钟芯片。在信号层铺铜时，铺铜与信号线之间的间距应大于3H（ H为信号线离参考平面的高度），如图24所示。Trace图24：走线与铜皮间距边延触发的中断和复位信号上的测试点不应分叉，如图29所示。高速串行总线（如 SERDES等GHz以上信号）、百兆/千兆以太网线上的测试点不应分叉，如图25。图25:关键和高速信号线上不允许出现分

26、叉测试点高速信号线不能跨越地平面沟槽布线（如图26），以防产生高阻抗回流路径，增加共模和差模辐射。图26 :高速信号线不允许跨越平面沟槽高速信号布线时要尽量保持良好的回流路径，可通过在高速信号换层过孔旁添加地过孔/旁路电容等措施改善信号回流。关键信号尽量不要选择电源平面作为回流平面。关键信号不能跨越平面沟槽；检查器件管脚和过孔的安全避让，尽量不要有因为过孔密集而破坏平面完整，如图 27所示。图27：密集过孔导致平面断裂（左）过孔安全间距过大（右）没有平面隔离的间距很小的相邻信号层走线必须遵循垂直走线的原则，否则会造成线间串扰。严格控制高速信号和敏感信号路径上的stub，如图28。ZTE4）兴E

27、DA设计部内部试用版本 深圳市中兴康讯电子有限公司内部资料不得外传21图28:走线Stub在电路板的所有层中，数字信号只能在电路板的数字部分布线。在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。PCB的边缘尽量不要有走线，高速信号线和敏感的信号线应该远离PCB板的边缘。靠近面板等易受 ESD影响的区域，尽量在内层走线。7.2 时钟电路的布线在时钟电路附近或者通过时钟区域处、时钟晶体附近或下面尽量不要布其它高速信号线。如图29所示，避免信号间产生容性和感性耦合。-4_11 +-1祷:：J II1 J1L图29 :禁止在时钟下方布其它信号线时钟信号和其它信号的间距应尽量加大。时钟信号尽量走

28、内层，并以地层为参考平面。时钟信号上不允许有分叉的测试点。晶振与晶体的表层应铺地网络铜皮，在该地网络铜皮上应多打地过孔与地平面相连。对于顶层和底层时钟线，应避免1/4波长的走线。时钟线应尽量保持良好的回流路径。可通过在时钟信号换层过孔旁放置地过孔电容等措施去改善时钟信号的回流。地过孔去耦电容图30：时钟线换层的处理2TE中兴EDA设计部内部试用版本 时钟信号等高速信号网络，在多层PCB走线时如果产生了图 31所示的闭环和图32所示的开环，这样的闭环和开环都会产生天线效应，从而增加EMI的辐射强度,在设计中都要注意避免。图31:闭环图32 :开环深圳市中兴康讯电子有限公司内部资料不得外传337.

29、3 接口电路的布线端口滤波器件到端口之间的连线要尽量短，如图33所示。共模电感穗U信号到网的连统图33:滤波器件与端口之间的连线端口部分的信号线尽量布在内层，以防止空间噪声耦合到端口信号线上，再通过端口外接线缆传导和辐射出去。各个端口之间信号线在布线时不要互相交错，以防止端口之间噪声的互相干扰。滤波器件（电路）输入和输出信号不要交错在一起，图34中输入输出互相交错的情况应该避免，以防止输入信号的噪声干扰输出信号。图34 :输入输出信号相交错与端口不相关的高压、 大电流和高速数字信号要远离端口布线，以减小这些信号产生的噪声通过平面和空间耦合进端口。PCB上的用户线尽量远离高速线或时钟线，严禁与相

30、邻的高速线或时钟线长距离 平行走线。7.4电源的布线要求对于电源的功率部分布线要尽量粗短（如图35中红线部分），可以用敷铜替代布线，以减小布线上分布参数带来的不利影响。功率走线怖茹&|图35：电源功率部分走线nrrtjp-TL如DLPHJUEBET2 11B"civX-电源部分布线时要尽量减小高电压大电流回路特别是续流二极管、续流MOS管的电压跳变端所包围的环流面积；要尽量保持电源电路中一些易产生高次谐波的整流、功率开关等器件滤波、吸收回路的最小化，如图36。二次侧整流滤波电路组 成的环路整流或续流 二极管的吸 收电路坏路功率管的组容吸收 电路环路图36：滤波/吸收的环流面积

31、如图37所示的电源滤波器,L1、L2、Cx（ Cxi、Cx2）用来抑制差模噪声,L、Cy(Cy1、Cy2）用来抑制共模噪声。L2潼模滤波电容3和共模滤液电容5组成的电源滤波器图37：电源滤波器Cx要如图38 一样保持在对图37所示的电源滤波器布线时，抑制差模噪声的差模电容到主干电源、地线的引线尽量短，以减小引线电感带来的负面影响；抑制共模噪声的共模电容Cy到地的引线要尽量保持粗短，以减小引线电感带来负面影响，如图39。（a）:不正确（b）正确图38 :差模电容Cx的布线方法地线短且适当加粗Cy图39 :共模电容Cy的布线方法8电源完整性（PI）设计要求8.1叠层设计叠层是PCB的EMC设计中关

32、键的一环，在设计叠层时必须考虑布线分配和电源分割。叠层必须保证高速信号阻抗可控制在预期的阻抗要求范围内，同时通过阻抗控制保证各信号层阻抗的连续性， 以消除因阻抗不连续产生信号反射带来的过冲和振铃对系统EMC不利的影响。尽量使电源层有紧耦合的参考地平面，以保证电源平面的低阻抗特性和地对电源噪声的耦合吸收，电源、地层间距不应大于10mil，通常应小于5mil。信号层尽量以地平面为参考平面，在PCB的EMC设计中以地平面为参考优于电源平面。在各层间厚度设置时，尽量做到以下几点：尽量使信号层紧耦合参考的平面层，以减小信号回流面积和加强平面层对信号层噪声的耦合吸收。尽量使相邻的电源层和地层紧耦合以改善电

33、源层阻抗特性。如有相邻的信号层，除了正交布线规则外， 要尽量拉大两相邻信号层之间的间距以 尽量减小两相邻信号层之间的噪声互扰。在叠层安排上要尽量避免有相邻的两个电源层，尤其是电压差别较大的两个电源层，以防止相邻两个电源层噪声的互相耦合导致低电压器件工作不稳定；如不可避免有相邻的两个电源层，要尽量拉大两个电源层间的间距。8.2 信号线的参考平面信号线的参考平面包括电源平面和地平面。地平面能够对信号层和电源层产生的噪声加以隔离、屏蔽和吸收，充分的利用地平面的这些特性可以有效地改善系统的EMC ;同时还要关注电源平面的谐振和阻抗。尽量保证参考平面的完整性，参考平面的完整性能保证信号层良好回流路径，同

34、时可有效降低参考平面的阻抗。尽量保证参考平面尤其电源参考平面的低阻抗特性，参考平面的低阻抗可通过在PCB上加旁路电容和调整叠层等加以改善，在可能的情况下可通过PI仿真来解决。尽量抑制参考平面在系统工作频率范围内的谐振，抑制参考平面的谐振也可通过在PCB上加旁路电容和调整叠层等加以改善，在可能的情况下可通过PI仿真来解决。8.3 多种电源的分割对于PCB上小范围内用到的电源如某个 IC芯片的核心工作电压，尽量在信号层上敷铜 加以解决以保证电源层的完整性，如图 40。但要尽量避免在表层敷电源铜皮，以防止 电源不干净带来噪声辐射。图40:某BGA核心电压通过信号层敷铜加以解决对于平面的分割宽度，电压

35、大于12V时，分隔宽度可加大至 50mil，反之，可选2030mil。对于模拟电源和数字电源的分割宽度需适当加大，以防止数字电源对模拟电源的噪声干 扰。较少节点的电源网络应该尽量在走线层完成（最好采用铺铜皮方式），对于长度较长地 电源网络，必须加一些滤波电容。分割后的电源平面要尽量保持规则，不规则的分割形状易造成平面的谐振和电源阻抗的增大，见如41,电源地平面上应尽量避免有细长条及哑铃形分割。不规则的分割图41 :某BGA核心电压在电源平面层上的不规则分割及PI仿真结果如有不规则电源分割如图 41,需要注意电流通道是否能承载所需要的电流，在保证能 承载所需电流的前提下对于那些窄的瓶颈需要尽量加

36、宽。相邻层不同的电源平面要避免交叠放置，以防止噪声的互扰。在平面层分割时要注意：不要将没有联系的平面之间形成交叠，模拟电源和模拟地;数字电源和数字地，两者要严格分开，不要在平面上存在容性耦合，见图42。V数字电源模拟电源JII数字地 C1 模拟地图42:平面层交叠电源的分割区域要正确， 模拟电源区域上要避免有数字信号和数字器件，数字电源区域上要避免有模拟信号和模拟器件，以防止噪声的互扰。如有信号层以分割的电源平面为参考平面，电源平面分割时需考虑信号的回流，尽量避免多信号跨越分割平面，如不可避免，要适当以电容搭接形成信号回流通道。8.4 平面的滤波8.4.1电源地平面阻抗控制电源平面尽量与地平面

37、紧耦合并成对。采用两个电源平面时应确保它们都有地平面相邻。工作频率大于 500MHz的芯片，应主要依靠平面电容滤波，并采用组合电容滤波。总体滤波效果应通过电源完整性仿真确定。严格控制平面去耦电容的安装电感，如图43所示，包括：加宽电容引线与加大电容过孔，选用适当的引线方式。图43:推荐电容引线在使用电源完整性(PI)仿真电源平面的阻抗时，要求电源地阻抗控制在目标阻抗以下。8.4.2高速器件的去耦在高速器件的电源管脚处应该放置去耦/旁路电容。为防止高速器件的同步开关噪声带来的地弹，在高速器件的电源管脚附近必须放置1-2个储能电容。芯片上的电源、地引出线从焊盘引出后就近接电源、地平面，线宽0.2mm (8mil),尽量做到0.25mm (10mil)。高速器件应该采用电容组合去耦，缺省电容组合有：0.1uf、0.01uf、1000pf。高速器件的去耦电容应选用 ESL小，ESR适当的电容，如：X7R、NPO等。8.5 接口电路的平面分割出于雷击浪涌和静电等可靠性试验方面的要求，PCB外接端口