毕业论文：数字变频应用

1、第1章绪论1.1数字下变频技术的应用及前景随着近年来现场可编程门阵列(fpga)器件和通用数字信号处理器(dspor) 在芯片逻辑规模和处理速度等方面性能的迅速提高，用硬件编程或软件编程方式 实现无线功能的软件无线电技术在理论和实用化上都趋于成熟和完善。软件无线 屯技术只需通过软件上的更新就能够选择不同的业务或调制方式、追加和修改功 能，具有传统硕件方式所无法比拟的灵活性、开放性和可扩展性。i大i此，软件无 线电技术已经被越来越广泛地应用于蜂窝通信及各种军用和民用的无线系统小。软件无线电的核心思想是对天线感应的射频模拟信号尽可能的直接数字 化，将其变换为适合dsp器件或计算机处理的数据流，然后

2、通过软件來完成各种 功能。在现阶段，由于受各种关键器件，特别是受adc (模数变换器)采样速率、 工作带宽和通用dsp器件处理速度的限制，数字中频软件无线电正成为理想软件 无线电的一种经济、适用的折中选择。在口前大多数软件无线电接收机中，一般 先经模拟下变频至适当中频，然后在屮频用adc数字化后输岀高速数字屮频信 号，再经数字下变频器(digital down converter、一ddc)的变频、抽取和低通 滤波处之后变为低速的基带信号，最后将基带信号送给通用dsp器件作后续的解 调、解码抗干扰、抗衰落、自适应均衡等处理。这样大大降低了对adc和dsp 器件性能的要求，便于实现和降低成本。数

3、字下变频器在这里起到前端adc和后 端通用dsp器件之间的桥梁作用。因此，数字下变频技术成为软件无线电接收机 的核心技术么一，通用数字下变频器也被越來越广泛的应用到各种军民用无线通 信设备以及电子战、雷达和信息化家电等领域。图1.1-1数字卜变频器在数字中频软件无线电接收机中的地位12国内外研究现状综述口前，国外在ddc产詁上技术领先的公司有美国的intersil公司(前身为 ha币s公司)、aol公司和oraychip公司。他们的单通道ddc代表产品有intersil 公司的 iisp500 一 6、iisp5oz14b;adx 公司的 ad662o;or 盯 ehip 公司的 oc 一 o

4、lloc 一。一 2等。这些器件都具冇较优异的性能参数和较强的功能。总体上来说 inters订公司的hsps0z14b是目前各种单通道ddc器件中功能最强的型号，代 表了单通道ddc器件的领先水平。然而，从国内外发展来看，用fpga来实现比用以上专用芯片具有更多的好 处，fpga器件具有很强的稳定性和高效的处理能力，它可以工作在几i甚至上 百的频率上，其高速强人的处理能力，是实现数字中频处理的理想器件。使 用fpga芯片实现的下变频器件可以更加方便的采用软件方法将存储器、控制器 等外围器件集成到芯片内部，提高了整个系统的稳定行和集成度。虽然用硬件实 现，fpga的重复可配置能力，使其可以根拯不

5、同的系统要求，采用不同的结构 来完成相应的功能，具有很强的灵活性，便于进行系统功能扩展和性能升级。并 且设计和修改非常容易，其灵活性与方便性与软件实现相差无几，适合软件无线 电灵活性的要求。目前在软件无线电设计时，一般都采用软硬件相结合的方式进 行。所以釆用fpga来设计数字下变频器更是一种好的解决方案。从价格上来说, 最便宜的ddc芯片也需要20美元，而xihnlx公司的spartan_3系列芯片，40 万门刁'需要8美元。所以从性价比来看，用fpga来实现ddc是以后发展的方 向。基于这种思想，本设计采用fpga器件来实现数字下变频，并进行了设计、 仿真与验证。1-3 fpga在数

6、字下变频领域的应用近年來fpga器件在工艺方面的进步和设计思想上的创新为z带來了前所未 有的逻辑规模和强人的处理性能。例如ml tera公4采用0. 13 u m工艺的stratix 系列fpga逻辑资源最大达到8力个逻辑单元(logical elementle),内置176个300mhz的9x9乘法器，可组合成22个36x36乘法器，可专门面向dsp 设计应用，片内ram容量最高达7, 427, 520 bits (928, 440 bytes),完全可以 用來实现一个高性能的ddc；而最新的采用90nm工艺的stratixii系列fpga 其逻辑资源最大可达到18万个le,内置384个42

7、0mhz的18x18乘法器，已 经可以在一片fpga中实现一个功能强大的软件无线电接收机系统。而且芯片 逻辑资源相同吋,stratixii器件的价格比stratix器件还要低。随着fpga性 能越来越强，规模越来越大，成本不断降低，利用fpga实现高速专用数字下变 频器已经成为通信系统设计中常用的手段。在经过fpga充分验证的基础上，还可以将fpga设计转为astc,降低芯 片成本,使其市场化。altera公司最新推出的ilardcopyll技术，可以在1012 周内将一个成熟的fpga设计转成量产的asic,并且保证asic的功能和时序 与fpga芯片完全一致，pin to pin的管脚兼容

8、，大大减少了设计者验证和仿真 的工作量，免除使用者重新layout pcb的麻烦，其100%的流片成功率大大减 少了从设计到产品的移植周期。1-4本论文章节的安排全文分为6章，具体章节安排如下：第2章对数字下变频的基木原理，系统结构，基木性能进行了介绍，并对设 计中的关键技术、影响性能的主要因索和应注意的问题进行了说明。第3章对数字卜变频系统所涉及的理论分模块进行了详细的介绍，即可编程 下变频模块与高效抽取滤波模块，并对数字下变频所要用到的算法进行了介绍。第4章对数字下变频各模块基于fpga进行了设计与实现，并对参数设计、 设计中要考虑到的问题和实现步骤进行了说明，提出了解决方法。最后给出了资

9、 源利用报告和顶层原理图。第5章对基于fpga的各个模块及整个系统进行了仿真验证。第6章为论文的结束语部分，总结了论文的主耍工作并指出了尚待进一步研 究的问题和研究展望。第2章 数字下变频的框架结构2.1数字下变频的基本原理数字下变频(digitaldownconverte ddc)技术是软件无线电核心技术之一， 其组成与模拟下变频器类似，包括数字混频器、数字控制振荡器(numerican controllcdosillator nco)和低通滤波器(lpf)三部分组成,如图2. 1所示：nco图2.1数字下变频器的组成fig 2.1 the frame of digital down con

10、verter从工作原理上讲，数字下变频与模拟下变频是一样的，是一个输入信号与一 个本地振荡信号的乘法运算。与模拟下变频相比，数字下变频的运算速度受dsp 处理速度的限制，同时其运算速度决定了其输入信号数据流可达到的最高速率。 数字下变频的数据精度和运算精度也影响着接收机的性能，所以，数字下变频器 需要进行优化设计。数字下变频的任务是将刀d输出的高速数字信号经过一系列处理提取出来。 其基本功能主要有三方面:第一是变频，包括数控本振和数字泯频两部分，从输 入的宽带高数据流的数字信号屮提取所需的窄带信号，将其下变频为数字基带信 号。数控振荡器(nco)的分辨率做的越高，其提取单载波的能力就越好。数字

11、下 变频经两个相乘器所构成的混频器，将输入的数字信号和数控振荡器产牛的两路 正交正(余)弦信号相乘，相乘结果为i, q两路信号。第二是低通滤波，这部分 由高效抽取滤波器和有限长冲击响应(fir)滤波器进行处理，功能是低通滤和抽 取，滤除带外信号，提取感兴趣的信号。其输出是数据流降低了的数字基带信号。 第三是采样速率转换，降低采样速率，以利于后续信号处理。在具休设计实现中, 低通滤波和降采样是结合在一起进行的。【字下变频的系统结构由于对ddc输出信号的后续处理，主要是完成信号解调、解码、调制样式识 别以及信号参数估计等工作，而正交分解后的两路基带信号，对上述后续处理往 往带来很大的便利和更好的性

12、能，因此，儿乎所有的ddc产品都是采用这样的结 构。数字下变频系统结构框图，如图2. 2所示:叫编用f变频模块為效抽取滤波模块图2. 2数字卜变频结构柜图fig. 2.2 configuration of ddc可编程卜变频模块(proamm的lcoownconvcrtc:)这部分负责产生数字本振信号和数字混频，数字本振信号和输入信号相乘， 仅将载频附近的频谱分量搬移到零中频，而后产生的信号分为有用信号和谐波两 部分。这两部分信号是混叠在一起的，将会在后续处理过程屮进行滤波，保留有 用信号。(2) 高效抽取滤波模块(effieicntdeeimatcfiltermodulc)这部分是设计的最重

13、要部分，混频后的冇用信号可能速率仍然很高，超ds 器件处理能力。抽取滤波器模块主要目的是降低信号的采样速率，在降采程中不 可避免的产牛频率混叠与加入噪声，由于任何一种滤波器单独使用都能达到想要 的人的抽取速率的降低和滤波整形的完整效果，所以设计采用滤波级联与三种滤 波器分级进行逐级降采样与滤波器整形。这一部分的设计主要由部分组成:分别 是积分梳状滤波器抽取组(cic)、半带滤波器(hb)、fir滤波器c1c滤波器和hb 滤波器的滤波器特性本文将在第三章详细介绍。cic、hb滤波抽取组的主要目的 是完成采样速率的抽取功能，通过大的抽取，使数据流快速降下来。木设计采用 ctc滤波器作为首级低通滤波

14、和抽取的原因是：我们知道滤波运算就是卷积运 算，不外做乘加运算，dsp做乘运算比加法运算耍费事得多，而输入到抽取系统 的速率就是adc的采样速率，是非常高的(如50mhz),这样高的速率dsp很难胜 任。由于cic滤波器具有系数全为1的特性，只有加减法运算，因此滤波运算非 常简单容易实现，只需将顺序输入的样木数据按抽取因子个数相加后输击，就 完成了抽取滤波。所以cic滤波器，特别适合位于抽取模块的第一级和进行大的 抽取因了工作，使高速率信号大幅度降低，以利于后续器件对信号的处理。由于 c1c的过渡带和阻带衰减性能不是很好，设计屮采用了级联的方法加大过渡带和 阻带的衰减，级联后(一般为五级)有很

15、陡的衰减幅度(主瓣)，适合作为滤波器组 的第一级。下一级hb滤波器，因为hb滤波器具有一半系数为0的特点，使用其 实现取样率变换时，只需要一半的计算量，特别适合实时处理。hb的抽取因子 固定为2,因此特别适合釆样率降低一半的要求。如呆仅仅用这两种滤波器实现 滤波，信号在通带内的失真会很大，且不能滤出临信道的干扰信号，信道分离能 力差。所以后续还要用一个fir滤波器负责对整个信道进行整形滤波，也可以做 匹配滤波器和抽取滤波器使用，此处设计采用升余弦滤波器。这级滤波器设计成 为可编程的fir滤波器后还能再进行进一步的抽取。2.3影响性能的主要因素和技术指标(1) 影响数字下变频性能的主要因素有两个

16、:一是表示数字木振、输入信号以 及混频乘法运算的样木数值有限字长所引起的误差;二是数字本振相位分辨率不 够而引起数字本振样本数值的近似取值。也就是说数字混频器和数字本振数据位 数不够宽，存在尾数截断的情况。数字本振相位的样本值存在近似的情况根据截 断和近似的程度，会或多或少地影响ddc的性能。(2) 滤波器的阶数越高，过渡带越陡，而阶数的大小乂决定了 fpga内部资源 的使用，所以滤波器的阶数跟fpga的资源如何做到适中是一个关键问题。(3) 抽取因子即不能太大也不能太小，抽取因子太大不能有效的表示信号。(4) 数字下变频的输入、输出数据精度和内部运算精度都影响着接收机的性 能。如何既满足精度

17、要求，乂不使用过多的资源是设计的问题。2.4本章小结本章对数字卜变频系统的原理、功能、框架结构和各模块的配置关系进行了 详细的介绍，是整个下变频系统的概括，了解这一部分的理论冇利于后续工作的 进行。第3章数字下变频的关键模块3.1 ddc基于fpga的设计流程图3. 1 ddc st fpga的设计流程fig. 3design flow of ddc based on fpga3.2可编程下变频模块这一部分是数字下变频结构 11的第一个坏节，这一部分主要由两个模块完成: 一个是直接频率合成器（dds）, 一个是乘法器。乘法器是数字信号处理的基本运 算单元，在实现混频时，由于只需要两个乘法器，通

18、过fpga中芯片含有的内置 乘法器，可以实现很高的运算速度，使资源使用更冇效。直接频率合成是数字通 信解调必不可少的部分，要在数据率很高的情况下产生可数控的本振。3. 2. 1 dds介绍频率合成技术经过几十年的发展先后经历了从直接频率合成（ds）到锁相环 频率合成（pll）,再到直接数字频率合成（dds）的两次飞跃。直接数字频率合成 ons（nireetnigitalfrequeneys” thesis）技术是频率合成技术的一次革命，最早 是由美国学者josephtiemey等三人于197 一年提出的。005技术是一种把一系 列数字形式的信号，通过数模转换变成模拟形式的信号合成技术，目前使用

19、最广 泛的一种dds方式是利用高速存储器作杳找表，然后通过高速dac输出已经用数 字形式存入的正弦波。dds的主要优点是:相位连续、频率分辨率高、频率转换速度快以及良好的 可复制性能，它以有别于其他频率合成方法的优越性能和特点，成为现代频率合 成技术中的佼佼者。dost泛应用于接收机本振、信号发生器、通信系统以及雷 达系统等。3.2.2 dds的系统结构dds的基木原理框图如图3. 2,频率控制字k和和位控制字分别控制dds输 出正（余）弦波的频率和相位。dds系统的核心是相位累加器，它rfl个累加器和 一个n位相位寄存器组成。每到來一个时钟脉冲，相位寄存器就以步长k増加。 相位寄存器的输出与

20、相位控制字相加，其结果作为正（余）弦查找表的地址。正（余） 弦查找表由rom构成，内部存有一个完整的周期正（余）弦波的数字幅度信息，每 个查找表的地址对应止弦波中0 2二范围的一个和位点。查找表把输入的地址 信息映射成正（余）弦波幅度信号，同吋输出到数模转换器的输入端，输出的模拟 信号经过低通滤波器可得到一个频谱纯净的正（余）弦波。图3.2 dds结构图fig. 3.2 the algorithm configuration of dds相位寄存器每经过2、/k个关时钟周期后回到初始状态，相应地正（余）弦查 找表经过一个循环回到初始位置，dds输出一个正（余）弦波。即输出正（余）弦波 周期为：

21、(3. 1)输出频率为：几=（k/2分/dds最小分辨率：(3. 2)(3. 3)当k二2、t,吋，dds最高的基波合成频率为foul =fc/2 o对于一般应用商业成熟的dds器件而一言，合成的最高频率一般不超过系统时钟频率的40%。3.3高效抽取滤波模块3. 3. 1 cic滤波器所谓级联积分梳状（cascadedlntegratorcom卜一 cic）滤波器，是指该滤波 器的冲激响应具有如下形式：0<n<d-l其他(3.4)式中，d即为ctc滤波器的阶数（同时也为cic抽取器的抽取因子）。根据z变换 的定义，cic滤波器冲激响应zz变换为：d-zd x"(z)=工-

22、r-(l-z) = h "、(z)“0l z l-z(3.5)式(3.5)中(3.6)(3.7)心(1-严)il(z)(即cic滤波器)的原理框图如图3. 3所示。fig. 3.3 the principle diagram of cic filter如图3.3所示，此处的抽取d在最后一级，当抽取器的抽取信数等于cic 滤波器的阶数吋，根据网络结构等效变换原理f” ,可以将抽取部分提前，这 样能够使计算量大大的降低。图3. 4 cic滤波器等效图fig. 3.4 the equivalent principle diagram of cic filter从图3.4屮可以看出hi (z

23、)在实现上就是一个累加器，因此被称作积分器； 而hzs)之所以称为梳状滤波器，可以从它的幅频特性來说明)把z二貧代入式(3. 6) 和式(3. 7)，可得出(z)和氏(z)的频率响应为:眄小2(3. 8)2sin(w/2)2sin(w/2)jud * 2 -jwdil(3.9)w£)h3') = 1 一£一两=£丁°2.2 zf=2 eiwd>1 sin(罟)=2/5宀 sin()_ 分别画lbh2(ejtt)和乩(ejw)的幅频和相频响应特性曲线，如图3. 5和图3. 6所 /ji o从图3.6中可以清晰地看出，|氏(护)丨的形状女口同一

24、把梳了，因此被形 象的称为梳状滤波器。c1c滤波器由积分器和梳状滤波器两部分级联而成，因此 被成为级联积分梳状滤波器。由h, (ejtt)和h,胃)可计算出总的频率响应h (ejw)为h(/) = "(/)2(严)二 sin 网/2)£阿卜“2 sin(w/2)=dsa(wd/2)sa-w/2)*°"© 沏ii (芒)积分梳状滤波器幅频响应曲线如图3. 7所示。40(8p) 9pmc6bs201«!1111k00.2040.60.811.2141.618normalized frequency (xnrad/sample)1000-5

25、0-1000020.40.60.811.2 t4 1.6182normalized frequency (xn rad/sample)图3.5乩的幅频和相频响应曲线图fig- 3.5 the magnitude and phase response of hl)10100(mp) aprncibew-100500-5000.250.50.7511.251.51.752normalized frequency (xtt rad/sample)图3.6幅频和和频响应曲线(d=8)fig. 3.6 the magnitude and phase response of h、(ejh)i 1 i h2

26、030-40-50111111«00250.507511.251.51.752图3.7 h(ejw)的幅频利相频响应曲线(d=8)fig. 3.7 the magnitude and phase response of /(ey，)吨)图37中(0-2ir/d)的区间称为cic滤波器的主瓣，而其他区间称为旁瓣。 主瓣电平为丨h2(ejtt)|=d,由图3. 7可见，随着频率的增大，旁瓣电平不断 减小，其中第一旁瓣电平为：sin()2d 3兀sm2d(3. 11)当d>>1吋，|sin(3ir)|3tt/(2d),所以第一旁瓣电平，b为(3. 12)它与主瓣电平(d)的差值

27、ax=201g= 201g= 13 amba 2(3.可见，单级cic滤波器的旁瓣电平是比较大的，只比主瓣低13. 46db,这也 就意味着阻带衰减很差，难以满足一般的应用要求。为了降低旁瓣电平，可以采用多级cic滤波器级联的办法来解决。级联积分 梳状滤波器是eb. hogenauer在1981年提出的，它的优点在于可以有效的降低由 于抽取引起的频谱混叠。q级clc实现时的频率响应为：(3. 14)同理可求得q级clc滤波器的旁瓣抑制为：琲=201g(?)° =0-2olga = oxl3.46()aai(3.当d二5 时，a sq=67. 3db可见5级cic滤波器具有67db左右

28、的阻带衰减，基本能满足实际要求。级联cic抽取滤波器的实现框图如图3. 8所示：图3. 8级联ctc抽取滤波器的实现结构fig. 3.8 the frame of cascaded cic decimation filter如图3.8,可以看岀cic滤波器只冇加减运算，没冇乘法运算，实现简单， 所以多用于抽取滤波的第一级，便于把高速率降到相对较低的速率上，易于后级 hb滤波器和fir滤波器的进一-步处理。5级ctc滤波器级联后的幅频响应曲线如图3. 9所示：mp)oprnc6ew °00.250.50.751t251.51752normalized frequency (x71 ra

29、d/sample)50*00-150-200normalized frequency (x% rad/sample)图3. 9五级c1c级联滤波器祸频和相频响应(d=8)fig. 3,9 the magnitude and phase response of 5°' cascaded cic filter设计屮应注意的几点问题：曲于单级ctc的过渡带和阻带的衰减性能不是很好，设计采用了级联的方法 来加大过渡带和阻带的衰减。但在进行cic滤波器设计时，即级数及阶数的选择, 在阻带衰减与带内容差z间要折屮考虑，不能过分追求某一指标，下而本文将对 cic滤波器的性能与参数的设计进行

30、详细的分析。仃)cic滤波器的处理增益在使用cic抽取滤波器时由于q级cic滤波器的频率响应h 0(ejw)表达式(3. 16)可见，cic抽取滤波器有一个处理增益dq。而且随着级数q的增多和抽取因子d 的加大，处理的壇益也越大，所以在用软件或硬件实现ctc滤波器时，每一级必 须保留足够的运算精度，否则就可能引起溢出错谋，或运算精度的降低。(3) c1c滤波器非线性相位由图3. 9可见，cic相位每隔2ir/d就会发生一次跳变，也就是说在整个相 位区间0 2tt内相位是非线性的，但是在每一个间隔2tt/d区间内，相位是线性 的。因此ctc滤波器的输入信号落在0 2亓区间内，其余区间信号被抑制，

31、对滤波和抽取后的结果没冇影响。所以cic滤波器在工作范围内可以看作是线性相 位滤波器。(4) cic的抗混叠问题：00.511.520)/7：105级cic滤波器幅度响应曲线(卜4)0-10-20-30-40-50-60-70-80-90-100图3.10 cic滤波器阻带衰减示意图fig. 3.10 5山 cascaded cic magnitude spectrum(d=4)如图310,如果抽取的信号带宽很窄(如图所示)且当32二27t/d-5处衰 减足够大时，在其信号带宽内，抽取后产生的混叠是口j以忽略不计的，而其他部 分的混叠木来就是在有效带宽z外，可以由后级的fir滤除。下而分析无混

32、叠带宽3】与衰减值al的关系。对于单级cic滤波器的衰减al：(3. 17)把3 2=2tt/d_ 3 1代入可得:4-201g(3. 18)引入带宽比例因子b,设3 1二b (2tt/d),则dsin (1 - b)4=201gsin(b/r)(3. 19)带宽比例因子实际上是抽取信号的帯宽b与抽取后的输出采样率匚与抽取因 子d (即f/d)的比值,即(3. 20)由式(3. 20)可见，为使b值尽可能的小，以便获得足够的阻带衰减，降低混 叠影响，在信号带宽b定的条件下，应可能的采用小的抽取因子d或增大输入采 样率化，后者就意味着cic抽取滤波器一般耍用在抽取系统的第一级(输入采样率 咼)或

33、是内插系统的最后一级。当bwl, d21时，上式可以简化为(3.21)aj « -20 lg b当采用多级级联的时候，阻带衰减为a1=-n(201gb)=na1,即为单级时的n倍。(5) 通带衰减由图3. 10,在3二3】时，滤波器有一定的衰减，此处下降幅度不能太大，也就是说信号通带内幅值容差不能太大，否则会造成通带信号的高频成分衰减过 度，导致信号失真。设幅值容差为§s,则可求得= 201gi 2丿(3. 22)仍设3二b(2tt/d),代入口j得心=201gdsin dsin (加r)(3. 23)当 d/b»l 时，sin(bn/d)btt/d,(3. 24

34、)例如当 b=0. 1 时，5 s=0. 143db当 b=0. 05 时,5 s=o. 036db可见，从带内平坦度考虑，带宽因子b不能选的太大，也就是说信号带宽不能选 的太宽，否则会引起高频失真（高频成分被衰减）。同理，q级c1c滤波器的带内容差为：化h 201gr 二 q6 l皿利xi也就是说q级clc的带内容差是单级时的q倍。可见，多级级联虽然增大了 阻带衰减，减小混叠影响，但会增大带内容差，即带内平坦度降低。所以cic 滤波器的级数是有限的，一般以5级为限。由以上分析可以看出，cic滤波器无论是阻带衰减式还是带内幅值容差8 s, 都只与带宽比例因子b冇关，也就是说只与信号带宽（相对于

35、输岀采样率的信号 带宽）有关，而与绝对信号带宽无关。这样在绝对信号带宽较宽时，可以通过降 低抽取因子d来提高输出采样率，从而达到减小相对信号带宽，也就是减小带宽 比例因子b的目的。所以cic滤波器的抽取因子（或滤波阶数）不能随意选取，否 则会影响抽取性能。在实现数字下变频的设计中为获得较大的阻带衰减，降低混 叠影响，在信号带宽一定的情况下应尽可能的采用小的抽取因子或增大采样率 fs （增大采样率fs意味着cic抽取滤波器一般要用在抽取系统的第一级，此时的 采样率最高）o3. 3. 2 hb滤波器半带滤波器（ilalfbandf订ter-eeseiibf）在多速率信号处理中有着特别重要 的位置，

36、因为这种滤波器特别适合实现i二2"的抽取或内插，而且计算效率高，实 时性强。所谓半带滤波器是，旨其频率响应h（e丹），满足关系：和二 5p-8,或者说半带滤波器的阻带宽度（it-oa）与通带宽度3c是和等的，且通带 纹波6 s与阻带纹波6 p也相等，如图3.1u2图311半带滤波器的频率响应fig. 3.11 the magnitude of iib filter半带滤波器具有如下性质：7/(严)= l_h(rg)2i(訐)=0.5h(k)=k = 0上二 ±2, ±4,(3. 26)(3. 27)(3. 28)也就是说半带滤波器的冲激响应除了零点不为零外，在其余

37、偶数点全为零，所以 采用半带滤波器來实现取样率变换时，只需一半的计算量，冇很高的计算率，特 别适合于进行实时处理。0ntl兀 3龙/2 inco(a)图3. 12半带滤波器用作2倍抽取滤波器时的混叠怙况由图3. 12可见，理想的半带滤波器如图3. 12(a) o而现在的半带滤波器如 图3. 12(b)在tt/23a区间不为零(过渡带)，不满足无混叠抽取条件。经2倍抽 取后的信号在2oc-k区间(对应抽取前的信号频率为伙oc-tt/2)会产生混叠， 如图3.12(c),位于这一频段的信号经2倍抽取后是无法恢复的。但是我们注意 到只要半带滤波器满足图3.12(b)的特性，抽取后在其通带0 2讥内仍

38、无混叠 即2倍抽取后通带内信号是可以恢复的。我们只要根据抽取而后的抽样速率和信 号带宽对3c, 3a进行仔细设计就可以了。使用单级半带滤波器可以实现2倍抽 取或内插，当抽取率为2的幕次方时，即:d=2x,就可以用n个半带滤波器完成抽 取率为d二2、的高倍抽取。3.4 cordic算法cordic (coordinate rotation digital computer)算法是 j. voider 于 1959 年提岀的，主要用于计算三角函数、双曲函数等基本函数。1971年，j. walther 对cordic的形式作了统一，使其更便于使用。现在，随着数字信号处理领域的 不断拓展，同时，随着大

39、规模fpga的普及，对于用硬件实现特姝函数的计算， cordic成为一种很好的选择。对于图2所示的矢量旋转，设起点坐标为(x, y),终点坐标为(x，y)，由 三角函数理论知道xr=xcos 卩-ysin 0(3. 29)y'ycos0+xsin 0可以写成x'=cos x-ytan 0 ilyfsay+x1a阿(3< 30)如果把b约束成tan。二土旷(i二0,1, 2,)，则正切项的乘法就演变成简 单的二进制移位运算，每旋转一次，i加1,由于在-tr/2tr/2内，无论 止负，cos 始终是正值，所以可以将(3. 30)改写为下式(3. 31)所以事实上-i)瞰如2

40、cretan 2>-arctan 2gx arc tai) 2 >卡i-02工 88讪 2 鼻99.883。rd(3. 32)(3. 33)(3. 34)也就是说,假设从x正轴开始旋转，通过一系列逐次减小的角度旋转后，只 要迭代的次数足够多，就可以实现-tt/2冷r/2内任意角度的旋转，并且通过加法和 移位运算得到目标角度的横坐标和纵坐标。每次旋转后得到的实际矢量与目标矢 量z间的误差角度(目标角度减去实际角度)如卜式ziq z2(3. 35)式中:z为目标矢量角度，若z>0,则di=+l;若z0,则di=-lo实际迭代后累计角 度为(3. 36)一旦迭代的次数确定了，ki的

41、乘积可以在实现时不作处理，而是被当作整个 系统处理增益的一部分，实际的增益值取决于迭代次数nariwn(3. 37)当n趋于无穷大时,a的极限值为1.647。在实现cordic算法时，由于把a 当作系统的处理增益不作处理，因此只需要移位-相加运算就可完成矢量旋转,非 常适于在fpga中实现。3.5分布式算法分布式算法da(distributedarithmetic)是一种以实现累乘加运算为目的 的运算方法，广泛应用于数字信号处理中。通过将输入向量作为寻址地址，得到预先存储在查找表(lut)或者rom屮的预计算的值;然后通过循环累加，得到最后 的乘积。这样就通过lut和累加器实现了乘法的功能。它

42、与传统算法的不同在于 执行部分积运算的先后顺序不同。传统算法是在完成乘加运算吋，待到所有乘积 产生之后再进行相加，从而完成乘加运算。而分布式算法则是通过将各个输入数 据的每个对应位产生的部分积先进行相加，然后再把各个部分积累加，产生最终 结果。其显著优点就是极大的减少了硬件规模，易于实现流水处理，捉高了电路 的执行能力。fir数字滤波器的输出可以看作是滤波器系数(即单位冲击响应)与输入信 号的卷积和，其表达式：k"i(3.38)其屮，a*为滤波器抽头数，儿为输入数据。由(3. 37)式可以看出，输出单 个y需要将k个乘积累加，这个累加可以通过查找表实现，以提高运算效率。为了 使乘法z

43、后的数据宽度不至于展宽，每个输入数据人都用二进制补码形式表示。 输入数据xk表示为：y-i忑o +工“加2 n(3. 39)"i其中叽是输入数据位,二进制数,即取值为0、l;bkoo是符号位, t 表 示数据为负，“0”表示数据为正;5柏是人的最低位。把(3. 30)代入(3. 29)式，得k.v-l(3. 40)交换求和次序，得到.v-i.“i+工4 (-纭)(3.41)将(3. 32)式展开得:y = 4勺0 +笛+十“如0 +"i 勺 i +力2$1 + + "k®i2+ abjv-2(42)pl(3. 42)输入变量的某一个数据位和所有的常量a】

44、ak的每一位进行位相“与”再求 和，指数部分说明求和结果的位加权。加权口j以通过移位寄存器实现，方括号中的运算可以预先计算出来放在查找表里，运算时，可以根据同一时刻不同抽头的 当前值构成一个k位地址去查找表里读取结果，再对结果移位相加得出乘积和。分布式算法的运算方式是串行的，它的运算速率只与数据的宽度n有关。并且据 (3.41)式，运用加减法和二进制除法，避免了乘法运算，即缩减了系统资源又大 大缩减了运算时间。3.6本章小结木章作为设计实现的理论基础，对数字下变频的设计流程、设计所涉及的和 关理论，所用到的算法理论进行了介绍，为下一步的fpga实现奠定基础。第4章 数字下变频基于fpga的设计

45、与实现4.1 dds模块的设计与实现正弦rom查找表包含了一个周期正弦波的数字幅度信息，相位累加器的输出 即为rom杳找表的地址;而rom表里所存储的数据就是每一个相位所对应的二 进制数字正弦幅值。如果相位累加器的输出n全部用来寻址，则所需要的存储容 量是非常大的，实际中相位累加器的输出位并不全部加到查找表，而需要截断。 在每个吋刻，用相位累加器的高m位对rom查找表进行寻址，输出数据为每个 相位所对应的二进制正弦幅值序列，送往d/a转化为模拟信号。相位截断虽然减 小了杳找表的长度，但并不影响频率分辨率，对最终的输出仅增加一个很小的相 位噪声。由于相位累加器的输出数据高m位也是rom查找表的地

46、址位宽，因此rom 查找表的容量计算公式为2ml, l为rom查找表的输出位数。可见m太大会导致rom 查找表的容量成倍的上升，l则与d/a的位数有关，一般不超过12位，所以rom 查找表的容量主要取决于m的大小。杳找表rom所存储的数据可以通过matlab得到，然后把数据格式写成fpga 所需要的格式(fpga不同，所使用的软件版本不同，相应的格式就不同，可以通 过看相应的datasheet来获得帮助)，也可以通过使用直接调用ip core实现。 可见用fpga实现查找表rom是很容易的。dds的具体实现步骤如下：(1) 相位累加器设计采用18位寄存器，在频率字输入后加一 18位同步寄存器，

47、 使得当频率字改变时不会干扰相位累加器的正常工作。(2) 现在无论是xilinx芯片还是altera芯片内部都有rom硕核,所以可以直 接调用ip核。由于dds的输出定为8位则通过matlab计算，得出幅度为128 的正弦波采样点，每个周期采样512点。同理得出余弦表，分别存储成rom所需 要的初始化文件格式(mif或.hex)。(3) 相位累加器输出的长度是18位，用高9位去作为地址在rom里读取数 据，得到需要的正(余)弦波。(4) 开发板上品振为somhz,通过设置不同的频率控制字所需要的本振频率， 从而将输入信号搬移到零中频。例如以25khz的频率间隔，freq为四位的寄存器用来存储不

48、同的频率控制 字，将事先计算好的控制字存入到rom中，通过freq作为地址來查找对应的频 率控制。如图4. 1所示，elk为系统时钟50mhz,当freq为0001时，所对应的 控制字为15860,则输岀频率为3.025mhz;当控制字为0110时，对应的控制字 为16515,则输出频率为3. 15mhzo4.2 cic滤波器的设计与实现本文已经对cic滤波器的相关理论进行了介绍，在实际设计中仍有些需要注 意的相关问题，下面将会对这些需要注意的问题进行阐述并给出解决办法。4. 2. 1 c1c滤波器溢出问题及解决办法(dctc滤波器的积分器部分h|(z)是不稳定系统，如果不采取措施，级联后 就

49、会出现溢出现象。滤波器级数过多也会引起高频失真现象，如图4.1。图4. 1为釆样频率为50mhz,输入输岀8位(bin=bout=8), elk为系统采样时 钟，抽取因子为d二8,经modelsim仿真可以直观的看到经过cic滤波器的正弦输入 信号其输出己产生频谱泄露，不能识别，主要的原因就是存在寄存器溢出。 abo,/d.1(d10o101oirownn好th?渡邱越淋1；t1tt*瞬m耶値阳傩餌懈麻甘粽;輙備购韓就皿莊©址图4. 1级联cic滤波器的输入输出(2) cic滤波器溢出问题的解决：在使用级联cic滤波器时，系统n级级联后增益g=d因此在fpga实现时，每 一级必须包含

50、足够的精度，也就是位扩展，即每一级所使用的运算有效位数都将 比前一级要多。cic抽取滤波器每一级输出所需要的精度：55 心(4<1)由式(4. 1)得岀每一级输出的数据精度，设计中都采用合理的精度即可以保证最后输出无失真。4. 2.2 cic滤波器的fpga设计和实现ctc滤波器的系统结构主要市积分器与微分器两部分级联而成。积分器的实 现，从结构图可以看岀，由一个加法器跟延迟器组成，延迟器的实现在fpga中 由一级寄存器实现(相当于打一拍)，加法器在fpga屮由一些组合逻辑实现(在合 时可以进行优化，占用资源并不太大)；微分器由一个减法器跟延迟器组成，其 fpga实现跟积分器一样。具体实

51、现步骤及应注意的问题如下：(1)设计采用clc滤波器5级级联，滤波器截止频率为0. 025fs,旁瓣抑制 67. 3dbo抽取倍数d8,输入采样频率为efx 一 sp3400开发板上晶振提供的 50mhzo(2) cic的实现虽然简单，但是在实现时仍然有需要注意的地方，由于积分 器部分是不稳定系统的缘故，所以会有增益，并冃随着级数的增多和抽取凶子的 加大，增益也越大，所以在设计时必须注意中间寄存器位宽的选择，由式(4.1) 经计算，小间寄存器的位宽应取为23位，设计小寄存器实际扩展为25位。(3) 设计中另外一个需要注意的地方就是，由于cic放在第一级，势必要求 处理速度非常高，但cic滤波器

52、5级级联就会增加关键路径的长度，有可能造成 在输出吋采样保持时间不足，造成亚稳态。因此，为了避免这种现象，在fpga 实现时，每级都打一流水线(即加一级寄存器)。在每一级间增加一个延迟单元，梳状滤波器的传递函数变为弘= (1-z")l(4 力(z) = h(z)0 比(z)°=(4. 3)可见在梳状级间增加一个延迟单元对滤波器的频率响应没有影响，而且关键 路径也不会特别长，但处理速度可提高4倍。实现框图如图4. 2。图4. 2修改后的cic级联结构(4) 梳状滤波器控制时钟为对系统时钟的8分频。(5) 最后输出结果要进行四舍五入，把输出数据进行缩减，舍掉后8位。4.3 hb

53、滤波器模块设计与实现由于cic滤波器会引起信号通带增益下降，为了解决这个问题，cic滤波器 后面要再级联抽取低通滤波器。半带滤波器的频率响应在信号采样率降低一半以 后，在过渡带中是有混叠的，但是在通带内没有混叠，比普通的二倍抽取的抗混 叠滤波器可以降低一半的运算量。因此，为了降低滤波器的复杂性，设计选择使用二倍抽取的半带滤波器以使总运算量大幅度降低。4. 3. 1 hb滤波器参数设计对半带滤波器的一个简单设计方法为窗口法:低通滤波器的传输函数对应的 时域信号为sine函数，对sine函数2分频采样，截取m个码元，然后通过窗函 数加权，最后平移得到其线性相位fir实现的各个抽头系数。未加窗时的半

54、带滤波器幅频响应如图4.3:0020.40.60.811.21.41.61.82normalized frequency (xn rad/sample)50(8p)-100(s2a!62p) wselld50homialized frequency (xk rad/sample)图4. 3半带滤波器频幅响应使用matlab的fda工具箱，可以宜观形象的发现，通过bgckimm窗函 数加权，能够最优良的得到满足要求的半带滤波器，也可以使用下而的公式计 算半带滤波器的系数：w(n) = 0.42 -0.5 cos()+ 0.08 cos(nif(4.4)通过matlab仿真对半带滤波器的系数进行设计，通过设计不同阶数与不同 的量化位数等，设计最后选定为15阶，量化位数8,归一化截止频率0145fs。 经过c1c滤波器8倍抽取后的输岀采样率为50/8= 6. 25mhz,则hb滤波器的通 带截止频率为g06. 25khzo hb滤波器幅频响应如图4. 4。50(sadfeep)ffip) epmc6es15 00.20.40.60.81.2141,