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文档简介

1、模块化调用Verilog HDL的模块化设计是一种非常重要的设计方法，不经能 够简化设计流程，而且是主流设计思想“自顶向下"设计思想淋漓尽 致的表现。本教程以最为简单的例子，解释模块化调用的设计方法与 软件使用技巧。以下为程序：(1)程序一：moduIe mux1(a, b, c)；input a9 b;output c;assign c=a&b;EndmoduIe程序二：moduIe mux2(b, c, d)；input b,c;assign d=c&b;endmoduIe程序三：moduIe mux3(d, c, e)；input d,c;output e;as

2、sign e=c&d;endmoduIe以上三个程序都是最简单的程序，也是我们这次用到的子模块;下面是主模块：(顶层文件)module mux_top(a, b, e)；input a9b;output e:wi re b;wi re c;wi re d;对于第一个模块的调用其中mux1为子模块名称，mux_one为在顶 层文件中引用的名称。mux1 mux_one ( a (a),.b (b), c(c)；/=mux2 mux_two (.b (b), c(c),d(d)；/=mux3 mux_three (d(d), c(c), e(e)）；endmoduIe在软件中使用结果:1 建立工程；2. 分别编写子模块和主模块的代码;3. 设置主模块为顶层问价；（右击设置）f j Quartus U 64-Bit - F:/EDA/work/mw$/mux_top mux-to9(5 xFile Edit View Project Assignments Processing Tools WindowProject Navigator Q Files洌 muxtop.v舸 muxl.v1(1:1:洌 mux2.v泗 mux3.v心 Hierarchy 1| Files/ Design UnitsXlPCom <!1-li1<1*Itfl <0 xz4. 编

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