数电实验指导书

1、1电电 子子 基基 础础 实实 验验 （数字部分）实验指导书实验指导书 成都大学电子信息工程学院电工电子基础实验室2第一部分：第一部分： 实验箱介绍与辅助工具使用方法及注意实验箱介绍与辅助工具使用方法及注意.31、WINDWAY 实验箱特点及面板功能介绍.32、多路电源接口.4第二部分第二部分 数电实验数电实验.5实验一 集成门电路功能的测试.5实验二 组合逻辑电路.10实验三 半加器和全加器.14实验四 触发器.16实验五 计数、译码及显示电路.20实验六 时序逻辑电路设计.253第一部分：第一部分： 实验箱介绍与辅助工具使用方法及注意实验箱介绍与辅助工具使用方法及注意1、WINDWAY 实

2、验箱实验箱特点及面板功能介绍特点及面板功能介绍实验箱体特点：实验箱体特点：按照典型实例优化布局，接插便利；电路原理清晰，IC 在面板正面便于维修更换。分立器件焊接在反面，安全性和稳定性提高。字符丝印在面板正面，直观明了；插孔采用焊接式，避免了传统螺丝拧紧的松动掉落缺陷。导线采用灯笼式接头，接触更可靠，寿命更长；备有功能扩展区，使得实验更加灵活多样，学生创造能力的锻炼大大的增强；丰富的辅助工具，如数字示波器，DDS 信号源，直流信号源，时钟源及分频电路使用更加方便；完整的使用说明书和实验仿真例程，学习更加事半功倍。实验箱体组成：实验箱体组成：整流滤波电路稳压电路集成功率放大模块集成运放模块单管、

3、两级、负反馈、差分放大模块电源模块压频转换模块数字示波器信号源模块单脉冲模块时钟源及分频电路数码管接口电路逻辑芯片接口区逻辑电平输入及输出显示模块功能扩展区42、多路电源接口、多路电源接口提供 4 路固定电源DC 输出纹波、噪声+5V3A50mV-5V1A50mV+12V0.3A120mV-12V0.3A120mV提供 2 路直流可调信号源调节范围：+1.25V+11V（RV7 调节） -1.25V-11V （RV8 调节）（使用时，可连接电压表工具进行精确调节。不使用时，请关闭直流信号源）每个电源输出都有相应的电源指示灯，指示灯异常闪动时请检查电路接线错误。.可调电压输出开关电源接口输出指示

4、灯调节电位器外部输入接口5 .第二部分第二部分 数电实验数电实验实验一实验一 集成门电路功能的测试集成门电路功能的测试一、实验目的一、实验目的1熟悉集成门电路的工作原理和主要参数。2熟悉集成门电路的外型引脚排列及应用事项。3验证和掌握门电路的逻辑功能。二、实验仪器二、实验仪器1、实验箱 2、示波器 3、信号发生器 4、万用表 三、理论准备三、理论准备（一） TTL 门电路和 CMOS 门电路的工作原理使用最广泛的数字集成门电路为 TTL 和 CMOS 两种。1TTL 门电路（1）TTL 门电路主要有与非门、集电极开路与非门（OC 门） 、三态输出与非门（三态门） 、异或门等。为了正确使用门电路

5、，必须了解它们的逻辑功能及其测试方法。（2）门与线逻辑门是指集电极开路门，这种电路的最大特点是可以实现线逻辑。即几个门的输出端可以直接连在一起，通过一只“提升电阻”接到电源CC 上。此外，门还可以用来实现电平移位功能。与门相对应，电路也有漏极开路输出的电路。其特点也和门类似。集电极开路的与非门可以根据需要来选择负载电阻和电源电压，并且能够实现多个信号间的相与关系（称为线与） 。使用 OC 门时必须注意合理选择负载电阻，才能实现正确的逻辑关系。（3）三态输出与非门是一种重要的接口电路，在计算机和各种数字系统中应用极为广泛，它具有三种输出状态，除了输出端为高电平和低电平（这两种状态均为低电阻状态）

6、外，还有第三种状态，通常称为高阻状态或称为开路状态。改变控制端（或称选通端）的电平可以改变电路的工作状态。三态门可以同 OC门一样把若干个门的输出端并接到同一公用总线上（称为线或） ，分时传送数据，成为 TTL 系统和总线的接口电路。6（4）TTL 集成电路除了标准形式外，而有其它四种结构形式：高速 TTL（74H系列） ，低功耗 TTL（74L 系列）这两种结构与标准 TTL 主要区别是电路中各电阻阻不同，另两种是高速 TTL（74S 系列）和低功耗肖特基 TTL（74LS 系列） 。2基本 CMOS 门电路CMOS 逻辑门电路是在 TTL 电路问世之后，所开发出的第二种广泛应用的数字集成器

7、件，从发展趋势来看，CMOS 电路的性能将超越 TTL 而成为占主导地位的逻辑器件。CMOS 电路的功耗和抗干扰能力远优于 TTL 电路，工作速度可与TTL 电路相比较。CMOS 电路产品有 4000 系列和 4500 系列。近几年有与 TTL 兼容的 CMOS器件如 74HCT 系列等产品可与 TTL 器件交换使用。3使用注意事项（1）TTL 集成电路1）通常 TTL 电路要求电源电压 VCC=5V0.25V。 2）TTL 电路输出端不允许与电源短路，但可以通过提升电阻连到电源级，以提高输出高电平。 3）TTL 电路不使用的输入端，通常有两种处理方法，一是与其它使用的输入端并联；二是把不用的

8、输入端按其逻辑功能特点接至相应的逻辑电平上，不宜悬空。4）TTL 电路对输入信号边沿的要求。通常要求其上升沿或下降沿小于 50ns/v100ns/v。当外加输入信号边沿变化很慢时，必须加整形电路（如施密特触发器） 。（2）集成电路1）不用的输入端不允许悬空，应根据逻辑需要接DD或SS端，或将它们与使用的输入端并联，不允许悬空。2）在工作或测试时，必须先接通电源，再加入信号。工作结束后，应先撤除信号，再关闭电源。3）不可在接通电源的情况下插入或拔出组件。4）输入信号不可大于DD或小于SS。5）焊接时，电烙铁接地要可靠，或使电路铁断电后，用余热快速焊接。贮存，一般用金属箔或导电泡棉将组件各脚管短路

9、。4图 3.1-1 是几种集成门电路外型及引脚排列。 7(a) 74LS00 (b) 74LS321234567891011121314VCCGND1234567891011121314VCCGND1234567891011121314VCCGND(c) 74LS02 (d) 74LS86 (e) 74LS20图 3.1-1四、预习要求四、预习要求了解数字实验仪的使用方法。根据实验內容，画出逻辑电路图、写出逻辑表达式、列出真值表。五、实验内容五、实验内容 测与非门的逻辑功能将 74LS20（四输入端二与非门）按图 3.1-2 接线，检查无误后接通实验仪电源，然后按表 3.1-1 中给出的输入端

10、不同情况，测输出端的逻辑状态填入表中。表 3.1-1输入端输出电压V0（V）输出逻辑电平显示74LS20 逻辑电平开关F61A12A2 A34 5A4二输入四与非门二输入四或门二输入四或非门二输入四异或门四输入二与非门图 3.1-28测或门的逻辑功能将 74LS32（二输入端四或门）按图 3.1-3 接线，检查无误后接通实验仪电源，按表 3.1-2 中给出的输入端不同情况，测输出端的逻辑状态填入表中。表 3.2-2 图 3.1-3测或非门的逻辑功能将 74LS02（二输入端四或非门）按图 3.1-4 接线，检查无误后接通实验仪电源，按表 3.1-3 中给出的输入端不同情况，测输出端的逻辑状态填

11、入表中。 表 3.1-3图 3.1-44.测异或门的逻辑功能输入端输出电压V0（V）输出逻辑输入端输出电压V0（V）输出逻辑电平显示74LS02逻辑电平开关F13A12A2电平显示74LS32逻辑电平开关F31A12A29将 74LS86（二输入端四异或门）按图 3.1-5 接线，检查无误后接通实验箱电源，然后按表 3.1-4 中给出的输入端不同情况，测输出端的逻辑状态填入表中。表 3.1-4输入端输出电压V0（V）输出逻辑 0 图 3.1-55仿真实验在手册上查出 74LS01 集成 OC 门电路的引脚图，用其中一个输入端开路与非门，在计算机上仿真验证它的逻辑功能。六、报告要求六、报告要求1

12、整理实验结果，并进行分析。2讨论与非门、或非门的开关条件及特点。七、设计实验七、设计实验查阅资料，了解集成门电路 CC4011 的主要参数，引脚排列和逻辑功能，并设计实验，验证其功能。用与非门 74LS00 组成或非门和异或门电路，画出逻辑电路图，测试逻辑功能。电平显示74LS86逻辑电平开关F31A12A210实验二实验二 组合逻辑电路组合逻辑电路一、实验目的一、实验目的学习组合逻辑电路的设计方法。了解组合逻辑电路中竞争冒险的分析和消除方法。掌握组合逻辑电路的调试方法。二、实验仪器二、实验仪器1、实验箱 2、示波器 3、信号发生器 4、万用表 三、理论准备三、理论准备1概述：组合逻辑电路又称

13、组合电路，组合电路的输出只决定于当时的外部输入情况，与电路过去状态无关。因此，组合电路的特点是无“记忆性” 。在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。所以各种功能的门电路就是简单的组合逻辑电路。组合逻辑电路的输入信号和输出信号往往不止一个，其功能描述方法通常有函数表达式、真值表、卡诺图和逻辑图等几种。组合逻辑电路的分析与设计方法，是立足于小规模集成电路分析和设计的基本方法之一。2组合逻辑电路的分析方法分析的任务是：对给定的电路求解其逻辑功能，即求出该电路的输出与输入之间的逻辑关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。分析的步骤：分析的步骤：（

14、1）逐级写出逻辑表达式，最后得到输出逻辑变量与输入逻辑变量之间的逻辑函数式。11（2）化简。（3）列出真值表。（4）文字说明上述四个步骤不是一成不变的。除第一步外，其它三步根据实际情况的要求而采用。3组合逻辑电路的设计方法设计的任务是：由给定的功能要求，设计出相应的逻辑电路。设计的步骤设计的步骤：（1）通过对给定问题的分析，获得真值表。在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量之间的逻辑关系问题，其输出变量之间是否存在约束关系，从而获得真值表或简化真值表。（2）通过化简得出最简与或式。（3）必要时进行逻辑式的变更，最后画出逻辑图。在步骤（1）中，通过对实际问题的分析，往往可

15、以直接获得具有一定简化程序的逻辑函数表达式，后面的步骤不变。4组合逻辑电路中的竞争冒险当任何一个门电路有两个输入信号同时向相反方向变化（由 0、1 变为1、0 或反之）时就一定存在竞争冒险。如图 3.2-1 所示。ABABZ0100干扰脉冲图 3.2-1与门的两个输入端 A 和 B，当它们同时由 01 变为 10 时，由于延迟时间不同，出现 A、B 两信号同时处于与门的开门电平，输出就会产生如图（b）所示的因竞争冒险而产生的干扰脉冲。（2）竞争冒险消除的方法1）接入滤波电容在电路输出端并接一个不太大的滤波电容，就可使干扰脉冲幅值变得很小，从而消除其对后读电路的影响。2）修改逻辑设计对于单个变量

16、的状态变化所引起的竞争冒险，可用增加冗余项的方法加以消除。需增加的冗余项可从逻辑函数的卡诺图中方便地找出：在被化简的逻辑函数的卡诺图中，凡是不相重迭的两个圈具有共同边界，则该共同边界处就存在12单个变量引起的竞争冒险。只要增加一个新圈，使共同边界处变为重迭的圈，即可消除该处的部分冒险。这个增加的新圈就是所需的冗余项。3）选用可靠性编码格雷码、约翰逊码等代码，它们的任何两个相领码的状态在逻辑上具有相邻性，用这些代码作为组合电路的输入时，不会发生两个或两个以上变量同时变化的情况，因此大大降低了产生竞争冒险的可能性，但此法对单个变量引起的竞争冒险无效。4）引入封锁脉冲或选通脉冲这种方法的原因是：通过

17、引入的信号，封锁组合电路在竞争冒险期间的输出，只有当输入信号的变化结束，已达稳态时，才允许电路的输出。这样，竞争冒险就被封锁或避开了。图 3.2-2对应十进制数为 07，各与 Y0Y7 的输出相对应，且输出 Yi=0 有效，其余为“1” 。如 CBA 为 101=“5”时，对应输出 Y6=0，其余 Y 均为“1” 。表 3.2-1输入输出G1 AG2 BG2C B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7X 1 XX X 10 X XX X X全 10 0 00 1 1 1 1 1 1 10 0 11 0 1 1 1 1 1 10 1 01 1 0 1 1 1 1 10 1 11 1

18、1 0 1 1 1 11 0 01 1 1 1 0 1 1 11 0 1 1 1 1 1 1 0 1 153/8 线译码器及或非门组成多路控制信号的逻辑功能：3/8 线译码器（74HC138）和 2 输入端四或非门（CC4001）的引脚排列如图3.2-2 所示。3/8 线译码器的输入 CBA 为地址码三根线，控制端为 G1、，AG2BG2输出端为 Y0Y7八根线， 。其功能如表 23-1 所示，由表可知，只有当 G1=1，=AG2=0 时，才具有译码功能，BG2其译码规律为 CBA 表示输入的三位二进制数，从000111 有八种状态，对ABCG2BG2AG1Y7GNDVccYYYYYYY021

19、345674HC1381A1B1Y2Y2A2BVssVcc4B4A4Y3Y3B3ACC4001131 1 01 1 1 1 1 1 0 11 1 11 1 1 1 1 1 1 0四、预习要求四、预习要求1预习本实验所涉及的理论內容。2熟悉所用集成芯片的型号、引脚图、使用条件及逻辑功能。3根据实验內容要求，写出各逻辑电路的表达式、列出真值表、画出逻辑电路图。五、实验内容五、实验内容1用 74LS00 二输入四与非门设计一个半加器电路，然后在 PROTEUS 上验证所设计的逻辑电路是否正确。（1）画出逻辑电路接线图。（2）根据电路写出图逻辑表达式。（3）根据表达式列出真值表并验证。2用 74LS0

20、0 及 74LS20 设计一个组合逻辑电路，设 A、B、C、D 代表四位二进制数码，X=8A+4B+2C+D，当输入数154 X时，它的输出 Y=1，否则为0。（1）列出真值表。（2）由真值表用卡诺图写出逻辑表达式。（3）画出逻辑电路接线图。（4）自拟记录表格验证。33/8 线译码器 74LS138 和与非门 74LS20 组成函数发生器，实现函数)(CBACBAF。（1）写出化简的逻辑表达式。（2）拟出逻辑函数发生器实验电路图。（3）列出记录表格。4观察冒险现象按上面內容 4，当 B=1，C=1 时，A 输入 f=1MHz 以上的连续脉冲信号，用示波器观察输出波形。并用添加冗余项方法消除险象

21、。5仿真实验将实验內容 4 在计算机上进行仿真实验。六、报告要求六、报告要求（1）整理实验数据，列表记录。（2）分析实验中的现象，操作中遇到的问题及解决办法。14（3）总结测试组合逻辑电路的步骤。七、设计实验七、设计实验用与非门设计一个表决电路。当五个输入端中半数以上输入 1 时，输出端才为“1” 。实验三实验三 半加器和全加器半加器和全加器一、一、 实验目的实验目的1、掌握半加器的工作原理及电路组成。2、掌握全加器的工作原理及电路组成。3、学习及掌握组合逻辑电路的设计、调试方法。二、二、 实验原理实验原理计算机最基本的任务之一是进行算术运算，在机器中四则运算加、减、乘、除都是分解成加法运算进

22、行的，因此加法器便成为计算机中最基本的运算单元。半加器半加器 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。表 241 是半加器的真值表，图 241 为半加器的符号，A 表示加数；B 表示被加数；S 表示半加和；C 表示向高位的进位。表 241 A（被加数）B（加数）S（半加数和）C（进位数）CO图 241从二进制数加法的角度看，真值表中只考了两个加数本身，没有考虑低位来的进位，这就是半加器一词的由来。由真值表可得半加器逻辑表达式ABCBABABAS 表 242A BSC0 0000 1101 0101 10115全加器全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根

23、据求和的结果给出该位的进位信号。 AiBiSiCiCOCi-1CI图 242图 242 是全加器的符号，如果用 Ai、Bi 表示 A、B 两个数的第 i 位，Ci-1表示为相邻低位来的进位数，Si 表示为本位和数（称为全加和） ，Ci 表示为向相邻高位的进位数，则根据全加运算规则可列出全加器的真值表如表 242。利用图形法可以很容易地求出 S、C 的简化函数表达式。1iiiiCBASiiiiiiBACBAC1)(三、实验内容与步骤三、实验内容与步骤用异或门 74LS86 及与非门 74LS00 设计一个半加器，并在 PROTEUS 上验证所设计的半加器电路是否正确。用异或门 74LS86 及与

24、非门 74LS00 设计一个全加器，并在 PROTEUS 上验证所设计的全加器电路是否正确。用数据选择器 74LS151 构成全加器，并在 PROTEUS 上验证所设计的全加器电路是否正确。四、实验设备四、实验设备1、实验箱 2、万用表 一、一、 预习要求预习要求查出 74LS86、74LS00、74LS151 芯片的引脚图。推导由与非门构成半加器、全加器的逻辑表达式。按实验内容要求设计半加器、全加器的实验线路图。二、二、 报告要求报告要求画出正确的实验线路图。AiBiCi-1SiCi000000011001010011011001010101110011111116列出实验数据表格。实验四实

25、验四 触发器触发器一、实验目的一、实验目的1掌握触发器的性质。2掌握触发器逻辑功能、触发方式。3掌握触发器电路的测试方法，简单时序电路的设计、调试方法。二、实验设备二、实验设备1、实验箱 2、双踪示波器 3、万用表 4、74LS00、74LS74、74LS76三、理论准备三、理论准备触发器具有两个稳定状态，用以表示逻辑状态“1”和“0” ，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成多种电路的最基本逻辑单元。1基本 RS 触发器 图 3.3-1图 3.3-1 为由两个与非门的交驻耦合构成的基本 RS 触发器，它是无时种控制低电

26、平直接触发的触发器。基本 RS 触发器具有置“0” 、置“1”和“保持”三种功能。通常称为置“1”端，因为=0 时SS触发器被置“1” ；为置“0”端，R因为=0 时触发器被置为“0” ，RRSQQ17当S=R=1 状态时触发器为“保持” 。基本 RS 触发器也可以用两个“或非门”组成，此时为高电平触发有效。2JK 触发器在输入信号为双端输入的情况下，JK 触发器是功能完善，使用灵活和通用性较强的一种触发器。本实验采用 74LS76 双 JK 触发器，是下降沿触发的边沿触发器。引脚功能及逻辑符号如图 3.3-2 所示，JK 触发器的状态方程为nnnQKQJQ1图 3.3-2J 和 K 是数据输

27、入端，是触发器状态更新的依据，若 J、K 有两个或两个以上 J 和 K 为数据输入端时，组成“与”的关系。Q 与为两个互补输出端。通Q常把 Q=0， =1 的状态定为触发器“0”状态；而把 Q=1、=0 定为“1”状态。QQ3D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为Qn+1=Dn其输出状态的更新发生在 CP 脉冲的上升沿，故又称为上升沿触发器的边沿触发器。D 触发器的状态只取决于时种到来前 D 端的状态。D 触发器应用很广，可供作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途需要而选用。图 3.3-3 为 74LS74 双 D 触发器的引

28、脚排列图和逻辑符号。161514131211109876543211K1Q1QGND2K2Q2Q2J1CP 1S1R1JVcc 2CP 2S2RDDDDKCPJSDQQRD181413121110987654321Vcc2RD2D2CP2S2Q2Q1R1D1CP1S1Q1QGNDDDDCPDSDQQRD图 3.3-3四、预习要求四、预习要求1从手册中查出 74LS00、74LS74、74LS76（或 74LS112）集成芯片的引脚图。熟悉引脚的功能。2复习有关触发器部分的内容。3拟出各触发器功能测试表格。五、实验内容五、实验内容1测试基本 RS 触发器的逻辑功能按图 3.3-1，用 74LS0

29、0 芯片上的两个与非门组成基本 RS 触发器，将测试结果记录于表 3.3-1 中。2测试双 JK 触发器 74LS76 的逻辑功能 (1)异步置位及复位功能的测试按图 3.3-2，用 74LS76 芯片的一个 JK 触发器，将 J、K、CP端开始（或任意状态）改变DS和D的状态。观察输出 Q 和RQ的状态，记录于表 3.3-2 中。 表 3.3-1（2）逻辑功能的测试用数字实验仪上的单次脉冲信号作为 JK 触发器的 CP 脉冲源，当将触发器的初始状态置 1或置 0 时，将测试结果记录于表 3.3-3 中。 表 3.3-2表 3.3-3JKCPQn+1SRQQ00011011SDRDQQ0111

30、010011 0019Qn =1Qn =0000100100101011010011010110111103测试双 D 触发器 74LS74 的逻辑功能（1）异步置位及复位功能的测试按图 3.3-3，用 74LS74 芯片的一个触发器，改变和的状态，观察输出DSDRQ 和的状态；自拟表格记录。Q（2）逻辑功能的测试用单次脉冲作为 D 触发器的 CP 脉冲源，测试 D 触发器的功能，自拟表格记录。4仿真实验用 74LS74 双 D 触发器芯片，进行 D 触发器的功能测试及触发方式测试的仿真实验。自拟表格记录。六、报告要求六、报告要求整理实验数据记录，分析结果；总结、及 S、R 各输入端的作用。D

31、SDR叙述各触发器之间的转换方法。分析实验中的现象，操作中遇到的问题及解决办法。七、设计实验七、设计实验用 74LS74 双 D 触发器芯片，设计一个异步四进制加计数器，拟定实验线路、记录输入输出波形关系，自拟表格。20实验五实验五 计数、译码及显示电路计数、译码及显示电路一、实验目的一、实验目的1熟悉常用中规模计数器的逻辑功能。2掌握计数、译码、显示电路的工作原理及其应用。二、实验仪器二、实验仪器1、实验箱 2、双踪示波器 3、万用表 三、理论准备三、理论准备174LS90 计数器是一种中规模二一五进制计数器，管脚引线如图 3.6-1，功能表如表 3.6-1 所示。表 3.6-1 7490

32、功能表复位输入输出R1 R2 S1 S2QD QC QB QA1234567891011121314S1S2VCCR2R1B(CK2)AQAQDQBQCGND(CK2)InputInput21H H L XH H X LX X H HX L X LL X L XL X X LX L L XL L L LL L L LH L L H计 数计 数计 数计 数 图 3.6-1将输出 QA与输入 B 相接，构成 8421BCD 码计数器；将输出 QD与输入 A 相接，构成 5421BCD 码计数器；表中 H 为高电平、L 为低电平、X 为不定状态。74LS90 逻辑电路图如图 3.6-1 所示，它由四

33、个主从 JK 触发器和一些附加门电路组成，整个电路可分两部分，其中 FA 触发器构成一位二进制计数器；FD、FC、FB 构成异步五进制计数器，在 74LS90 计数器电路中，设有专用置“0”端 R1、R2 和置位（置“9” ）端 S1、S2。74LS90 具有如下的五种基本工作方式：（1）五分频：即由 FD、FC、和 FB 组成的异步五进制计数器工作方式。（2）十分频（8421 码）：将 QA与 CK2联接，可构成 8421 码十分频电路。（3）六分频：在十分频（8421 码）的基础上，将 QB端接 R1，QC端接 R2。其计数顺序为 000101，当第六个脉冲作用后，出现状态 QCQBQA=

34、110，利用QBQC=11 反馈到 R1和 R2的方式使电路置“0” 。（4）九分频：QAR1、QDR2，构成原理同六分频。（5）十分频（5421 码）：将五进制计数器的输出端 QD接二进制计数器的脉冲输入端 CK1，即可构成 5421 码十分频工作方式。此外，据功能表可知，构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分频时，R1、R2 端亦必须有一端接地。2译码、驱动显示（1）74LS47 为 BCD 七段锁存/译码/驱动器，其管脚排列如图 3.6-2 所示，其内部由门电路组成组合的逻辑电路，主要功能是将输入 8421BCD 码，译码输出相应十进制的七段码 ag中某些

35、段码为高电平，驱动发光数码管显示对应的十进制数，由其管脚图可知，在下边的引脚为输入端和控制端，上边引脚为输出段码端。其功能表如表 3.6-2所示。22图 3.6-2表 3.6-223H=高电平，L=低电平，X=不定。注：1.要求输出 0 至 15 时，灭灯输入（BI）必须开路或保持高电平。如果不要灭十进制零，则动态灭灯输入（RBI）必须开路或为高电平。2将一低电平直接加于灭灯输入（BI）时，不管其他输入为何电平，所有各段输出都为低电平。3当动态灭灯输入（RBI）和 A、B、C、D 输入为低电平而试灯输入为高电平时，所有各段输出都为低电平并且动态灭灯输入（RBO）处于低电平（响应条件） 。4当灭

36、灯输入/动态灭灯输出（BI/RBO）开路或保持高电平，而试灯输入（LT）为低电平。则所有各段输出都为高电平。24BI/RBO 是线与逻辑，作灭灯输入（BI）或动态灭灯输出（RBO）之用。或兼作两者之用。BT5161 为共阳发光二极管数码显示器，七段码发光二极管数码显示器的每一笔段是一个发光二极管来显示，其所有发光二极管的阳极连在一起，构成com 端，使用时用以接低电位。因此，当任一个发光二极管的阴极加上低电压，就能使相应笔段发光显示。根据发光数码管技术参数，每只发光二极管正向压降为 UF=2.1V，正向电流为 IF=10mA，最大反向电压为 URM=5V。如果使用 5V电压去驱动发光二极管时，

37、则必须串电阻 R 进行限流保护，此时，应取限流电阻 R=（52.1）V/10mA=300。四、预习要求四、预习要求1复习教材中有关中规模集成芯片 74LS90、74LS47 和 BT5161 数码管引脚的逻辑功能。2拟出用 74LS90 构成 8421BCD 码十进制计数器的实验线路图。3拟出用 74LS90、74LS47 和 BT5161（数码管）构成的计数、译码、显示电路的电路图。五、实验内容五、实验内容1用 74LS90 芯片、分别构成五分频、六分频、九分频、十分频（5421）计数器。（1）画出四种工作方式的实验电路图。（2）输入连续脉冲信号，用示波器观察记录输出波形。2用 74LS90

38、 构成 8421BCD 码十进制计数器（1）画出实验电路图。（2）输入端 CP1 接单脉冲信号源，QD、QC、QB、QA分别接指示灯（发光二极管） 。观察在单脉冲源作用下，QD、QC、QB、QA按 8421BCD 码变化规律。（3）输入端 CP1 接连续脉冲源，用示波器观察 QD和输入端相对波形，并记录。3用 74LS90、74LS48 及数码管 TS547 构成计数、译码、显示实验电路。3.6-4 所示，将实验结果记录表 3.6-3 中。表 23-1-1时间(s)01234567891025显示字形 仿真实验：用 74LS90、74LS47 及 TS547 构成计数、译码、显示电路进行仿真实

39、验。（1） 观察 QD、QC、QB、QA的变化（输入用连续脉冲源） 。（2） 观察十进制数的变化（输入用单脉冲源） 。六、报告要求六、报告要求1整理实验数据、表格，画出波形图。2分析实验结果。七、设计实验七、设计实验用 JK 触发器（J 和 K 为多输入端）和与非门设计一个异步二一十进制加法计数器。触发器自行查手册。26实验六实验六 时序逻辑电路设计时序逻辑电路设计一、实验目的一、实验目的1掌握简单的时序电路的设计方法。2掌握简单时序电路的调试方法。二、实验设备二、实验设备1、实验箱 2、示波器 3、万用表 4、74LS74、74LS112、74LS00 三、理论准备三、理论准备1时序逻辑电路

40、时序逻辑电路又简称为时序电路。这种电路的输出不仅与当前时刻电路的外部输入有关，而且还和电路过去的输入情况（或称电路原来的状态）有关。时序电路与组合电路最大区别在于它有记忆性，这种记忆功能通常是由触发器构成的存贮电路来实现的。图 3.41 为时序电路组成示意图，它是由门电路和触发器构成的。在这里，触发器是必不可少的，因此触发器本身就是最简单的时序电路。图 3.41 中，X（X1、X2Xj）为外部输入信号，Z（Z1、Z2Zj）为输出信号，W（W1、W2Wk）为存贮电路的驱动信号，Y（y1、y2yj）为存贮电路的输出状态。这些信号之间的逻辑关系可用下面三个向量函数来表示图 3.41 时序电路示意图

41、输出方程 nnntYtXFtZ, 状态方程 nnntYtWGtY,1 激励方程 nnntYtXHtW,式中 tn、tn+1表示相邻的两个离散的时间。Y（tn）叫现态，Y（tn+1）叫次态，它们都表示同一存贮电路的同一输出端的输出状态，所不同的是前者指信号作用之前的初始状态（通常指时钟脉冲作用之前） ，后者指信号作用之后更新的状W1WKy1yix1xiz1zjx2z2组合逻辑 电路存储电路27态。对时序电路逻辑功能的描述，除了用上述逻辑函数表达式之外，还有状态表、状态图、时序图等。通常时序电路又分为同步和异步两大类。在同步时序电路中，所有触发器的状态更新都是在同一个时钟脉冲作用下同时进行的。从结构上看，所有触发器的时钟端都接同一个时钟脉冲源。在异步时序电路中，各触发器的状态更新不是同时发生，而是有先有后，因为各触发器的时钟脉冲不同，不象同步时序电路那样接到同一个时钟源上。某些触发器的输出往往又作为另一些触发器的时钟脉冲，这样只有在前面的触发器更新状态后，后面的触发器才有可能更新状态