chapter数字IC后端流程PPT课件

1、2021-12-81CMOS集成电路版图集成电路版图邓军勇-概念、方法与工具第6章 数字IC后端流程第1页/共50页2021-12-82数字IC后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup第2页/共50页2021-12-83基于ICC的数字IC后端设计流程 Use IC Compiler to perform placement, DFT, CTS, routing and optimization, achieving timing closure for designs with mode

2、rate to high design challenges.第3页/共50页2021-12-84基于ICC的数字IC后端设计流程There is no “golden script” for physical design第4页/共50页2021-12-85Data Setup布局布线的准备工作，读入网表，跟Foundry提供的STD Cell、Pad库以及Macro库进行映射。第5页/共50页2021-12-86Data Setup 后端设计数据准备 设计网表 gate-level netlist 设计约束文件 SDC file 物理库文件 时序库文件 I/O文件 I/O constrai

3、nts file（.tdf） 工艺文件 technology file（.tf） RC模型文件 TLU+第6页/共50页2021-12-87Data Setup Logical Libraries Provide timing and functionality information for all standard cells (and, or, flipflop, ) Provide timing information for hard macros (IP, ROM, RAM, ) Define drive/load design rules: Max fanout Max tran

4、sition Max/Min capacitance Are usually the same ones used by Design Compiler during synthesis Are specified with variables: target_library link_library第7页/共50页2021-12-88Data Setup 逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类： 标准单元（standard cells） 组合逻辑 时序逻辑 模块宏单元（macro block） ROM RAM 专用模块（如ASSP、DSP等）

5、 Black box商业IP（如ARM、标准单元等） 模拟模块（如PLL、振荡器等） 输入输出单元（I/O pad cell） 输入 输出 三态 双向考虑ESD第8页/共50页2021-12-89Data Setup Physical Reference Libraries第9页/共50页2021-12-810Data Setup 物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路 填充单元（filler/spacer） I/O spacer用于填充I/O单元之间的空隙以形成power ring 标准单元filler cell与逻辑无关，用于把扩散

6、层连接起来满足DRC规则和设计需求，并形成power rails 电压钳位单元（tie-high/tie-low） 二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿 时钟缓冲单元（clock buffer/clock inverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时 延时缓冲单元（delay buffer）：用于调节时序 阱连接单元（well-tap cell）：主要用于限制电源或地与衬底之间的 电阻大小，减小latch-up效应 电压转换单元（level-shifter）：多用于低功耗设计第10页/共50页2021

7、-12-811Data Setup 库文件 时序库：描述单元库中各个单元时序信息的文件。（.lib库） 单元延时 互连线延时 物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（.lef库），包含两部分 技术LEF：定义布局布线的设计规则和foundry的工艺信息 单元LEF：定义sc、macro、I/O和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数等第11页/共50页2021-12-812Data Setup The Technology File (.tf file)：The technology file is unique to ea

8、ch technology；Contains metal layer technology parameters: Number and name designations for each layer/via Physical and electrical characteristics of each layer/via Design rules for each layer/Via (Minimum wire widths and wire-to-wire spacing, etc.) Units and precision for electrical units Colors and

9、 patterns of layers for display 第12页/共50页2021-12-8131. Specify the Logical Libraries第13页/共50页2021-12-8142. Define logic0 and logic1第14页/共50页2021-12-8153. Create a “Container”: The Design Library第15页/共50页2021-12-8164. Specify TLU+ Parasitic RC Model Files TLU+ is a binary table format that stores the

10、 RC coefficients第16页/共50页2021-12-817Timing is Based on Cell and Net Delays第17页/共50页2021-12-8185. Create Design CEL第18页/共50页2021-12-8196. Verify Logical Libraries Are Loaded第19页/共50页2021-12-8207. Define Logical Power/Ground Connections第20页/共50页2021-12-8218. Apply and Check Timing Constraints第21页/共50页

11、2021-12-8229. Remove Unwanted “Ideal Net/Networks”第22页/共50页2021-12-82310. Save the Design Its good practice to save the design after each key design phase, for example: data setup, design planning, placement, CTS and routing: Note: The open cell is still the original ORCA cell !save_mw_cel as ORCA_d

12、ata_setup第23页/共50页2021-12-824数字IC后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup第24页/共50页2021-12-825Design Planning 芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而P&R之前的大量工作，包括Data Setup、Floor-plan、power-plan亦非常关键。布图规划的主要内容包括芯片大小（布图规划的主要内容包括芯片大小（die size）的规划、的规划、I/O规划、大量

13、硬核或模块（规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规）的规划等，是对芯片内部结构的完整规划和设计。划和设计。布图规划的合理与否直接关系到芯片的时序收布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（敛、布线通畅（timing and routability）。）。Create a floorplan that is likely to be routable and achieve timing closure第25页/共50页2021-12-826ICC TerminologyDesign planning is the iterative

14、 process of creating a floorplan。A chip-level floorplan entails defining: Core size, shape and placement rows Periphery: IO, power, corner and filler pad cell locations Macro cell placement Power grid (rings, straps, rails)A physical design, or layout, is the result of a synthesized netlist that has

15、 been placed and routed第26页/共50页2021-12-827Create Physical-only Pad Cells Physical-only pad cells (VDD/GND, corner cells) are not part of the synthesized netlist Must be created prior to specifying the pad cell locationsopen_mw_cel DESIGN_data_setupcreate_cell vss_l vss_r vss_t vss_b pv0icreate_cell

16、 vdd_l vdd_r vdd_t vdd_b pvdicreate_cell CornerLL CornerLR CornerTR CornerTL pfrelr第27页/共50页2021-12-828Specify Pad Cell Locations第28页/共50页2021-12-829Initialize the Floorplan第29页/共50页2021-12-830Core Area Parameters第30页/共50页2021-12-831Floorplan After Initialization第31页/共50页2021-12-832Insert Pad Filler

17、 Cellsinsert_pad_filler cell “fill5000 fill2000 fill1000 . 第32页/共50页2021-12-833Constraining Macros：Manually第33页/共50页2021-12-834Macro Constraints: Anchor Bound Option第34页/共50页2021-12-835Macro Constraints: Side Channel Option Side channels are regions along the core edges where placement of macros is

18、not allowed.set_fp_macro_array name ARRAY_A elements get_cells “A1 A2 A3” set_fp_macro_options ARRAY_A side_channel “0 80 30 40”第35页/共50页2021-12-836电源规划 电源规划是给整个芯片的供电设计出一个均匀的网络。电源预算（电源预算（power budgeting），商用惯），商用惯例为误差在例为误差在5%，包括，包括从电源网络和PCB板级到封装bonding之间的波动（1%）电源I/O单元和电源环之间的波动（1%）最终到sc之间的电压降（3%）第36页/

19、共50页2021-12-837电源网络设计 全局电源电源环线（电源环线（power ring）指为了均匀供）指为了均匀供电，包围在电，包围在sc周围的环形供电金属，用于周围的环形供电金属，用于连接电源连接电源I/O单元和单元和sc的的followingpins电源条线（电源条线（power strips）指芯片内部纵）指芯片内部纵横交错的电源网格（横交错的电源网格（power grid）第37页/共50页2021-12-838Power plan第38页/共50页2021-12-839Write Out Floorplan and DEF Files 设计交换格式DEF（design exch

20、ange format）文件是由Cadence公司开发的用于描述文件物理设计信息的一种文件格式。DEF描述了芯片的描述了芯片的die area、row、tracks、components、nets等等对于设计者而言，有了LEF和DEF文件就可以完整的了解一个设计第39页/共50页2021-12-840数字IC后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup第40页/共50页2021-12-841Placement 布局的主要任务是sc的摆放和优化布局算法一直是EDA设计中的研究重点，目前仍在发展。 In most situations macro cell placement is determined during design planning and their placement is “fixed” It is a good practice to fix all macro placements again, just in case.第41页/共50页2021-12-842Placement第42页/共50页2021-12-843数字IC后端流程