VerilogHDL设计初步实用教案

1、4.1.1 4选1多路选择器及其Verilog HDL描述(mio sh)1组合(zh)电路第1页/共48页第一页，共49页。4.1.1 4选1多路选择器及其Verilog HDL描述(mio sh)1第2页/共48页第二页，共49页。4.1.1 4选1多路选择器及其Verilog HDL描述(mio sh)1第3页/共48页第三页，共49页。4.1.1 4选1多路选择器及其Verilog HDL描述(mio sh)1第4页/共48页第四页，共49页。4.1.2 4选1多路选择器及其Verilog HDL描述(mio sh)2第5页/共48页第五页，共49页。4.1.2 4选1多路选择器及其V

2、erilog HDL描述(mio sh)21按位逻辑(lu j)操作符 A=1b0; B=1b1; C3:0=4b1100; D3:0=4b1011; E5:0=6b010110;第6页/共48页第六页，共49页。4.1.2 4选1多路选择器及其Verilog HDL描述(mio sh)22等式(dngsh)操作符A=4b1011; B=4b0010; C=4b0z10; D=4b0z10; 第7页/共48页第七页，共49页。4.1.2 4选1多路选择器及其Verilog HDL描述(mio sh)23assign连续(linx)赋值语句 assign 目标(mbio)变量名 = 驱动表达式;

3、 assign DOUT = a & b; assign DOUT = a & b | c ; assign DOUT = e & f | d ;第8页/共48页第八页，共49页。4.1.2 4选1多路选择器及其Verilog HDL描述(mio sh)24wire定义(dngy)网线型变量wire 变量名1，变量名2，. . . ;wire msb:lsb 变量名1，变量名2，. . . ;wire 7:0 a ； wire Y = tmp1 tmp2; wire tmp1,tmp2; assign Y = tmp1 tmp2;5注释(zhsh)符号第9页/共48页第

4、九页，共49页。4.1.3 4选1多路选择器及其Verilog HDL描述(mio sh)3 第10页/共48页第十页，共49页。4.1.3 4选1多路选择器及其Verilog HDL描述(mio sh)3 1if_else条件(tiojin)语句if (S) Y = A; else Y = B;if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end（1）阻塞(zs)式赋值。 “=” 2过程赋值语句（2）非阻塞式赋值。 3数据表示方式第11页/共48页第十一页，共49页。4.1.4 4选1多路选择器及其Verilog HDL描述(mio sh)4 第12页/共4

5、8页第十二页，共49页。4.1.5 简单(jindn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第13页/共48页第十三页，共49页。4.1.5 简单(jindn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第14页/共48页第十四页，共49页。4.1.5 简单(jindn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第15页/共48页第十五页，共49页。4.1.5 简单(jindn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第16页/共48页第十六页，共49页。4.1.5 简单(jin

6、dn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第17页/共48页第十七页，共49页。4.1.5 简单(jindn)加法器及其Verilog HDL描述 1. 半加器描述(mio sh)第18页/共48页第十八页，共49页。2. 全加器顶层(dn cn)文件设计第19页/共48页第十九页，共49页。2. 全加器顶层(dn cn)文件设计Verilog中元件例化语句的结构比较简单，一般格式如下(rxi)：: （ .例化元件端口（例化元件外接端口名）,.）;第20页/共48页第二十页，共49页。3. 8位加法器描述(mio sh) 第21页/共48页第二十一页，共49页

7、。3. 8位加法器描述(mio sh) 第22页/共48页第二十二页，共49页。时序电路4.2.1 边沿触发(chf)型D触发(chf)器及其Verilog描述第23页/共48页第二十三页，共49页。4.2.1 边沿触发(chf)型D触发(chf)器及其Verilog描述第24页/共48页第二十四页，共49页。4.2.2 电平(din pn)触发型锁存器及其Verilog描述 第25页/共48页第二十五页，共49页。4.2.2 电平(din pn)触发型锁存器及其Verilog描述 第26页/共48页第二十六页，共49页。4.2.3 含异步清0和时钟使能结构(jigu)的D触发器及其Veril

8、og描述第27页/共48页第二十七页，共49页。4.2.3 含异步清0和时钟使能结构(jigu)的D触发器及其Verilog描述第28页/共48页第二十八页，共49页。4.2.4 含同步清0结构(jigu)的D触发器及其Verilog描述第29页/共48页第二十九页，共49页。4.2.4 含同步(tngb)清0结构的D触发器及其Verilog描述第30页/共48页第三十页，共49页。4.2.5 含异步清0的锁存器及其Verilog描述(mio sh) 第31页/共48页第三十一页，共49页。4.2.5 含异步清0的锁存器及其Verilog描述(mio sh) 第32页/共48页第三十二页，共4

9、9页。4.2.6 Verilog的时钟过程(guchng)描述注意点 第33页/共48页第三十三页，共49页。4.2.6 Verilog的时钟过程描述(mio sh)注意点 第34页/共48页第三十四页，共49页。4.2.7 异步时序电路第35页/共48页第三十五页，共49页。4.2.7 异步时序电路第36页/共48页第三十六页，共49页。4.3.1 4位二进制加法(jif)计数器及其Verilog描述 第37页/共48页第三十七页，共49页。4.3.1 4位二进制加法(jif)计数器及其Verilog描述 第38页/共48页第三十八页，共49页。4.3.1 4位二进制加法(jif)计数器及其

10、Verilog描述 第39页/共48页第三十九页，共49页。4.3.2 功能(gngnng)更全面的计数器设计第40页/共48页第四十页，共49页。4.3.2 功能(gngnng)更全面的计数器设计第41页/共48页第四十一页，共49页。4.3.2 功能更全面(qunmin)的计数器设计第42页/共48页第四十二页，共49页。习 题 4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？4-3 阻塞赋值和非阻塞赋值有何区别？4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序

11、模块的综合结果？4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。4-6图4-27所示的是双2选1多路选择器构成的电路MUXK。对于其中MUX21A，当s=0和s=1时，分别有y=a和y=b。试在一个模块结构(jigu)中用两个过程来表达此电路。第43页/共48页第四十三页，共49页。习 题 4-7 给出1位全减器的VHDL描述。要求：（1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入(shr)。（2）根据图4-28设计1位全减器。（3

12、）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计。 4-8 给出一个4选1多路选择器的Verilog描述(mio sh)。此器件与图4-1类似，但选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。第44页/共48页第四十四页，共49页。习 题 4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。图4-27 含2选1多路选择器的模块4-10 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实

13、现指定分频比或小数分频率的分频电路的设计就不是很简单了。 试对习题4-9的设计稍作修改，将其进位输出COUT与异步加载控制LOAD连在一起，构成一个(y )自动加载型16位二进制数计数器，也即一个(y )16位可控的分频器，给出其Verilog表述，并说明工作原理。设输入频率fi=4MHz，输出频率fo=516.51Hz（允许误差），16位加载数值=？。第45页/共48页第四十五页，共49页。习 题 4-11 根据图4-29，写出顶层文件(wnjin)的Verilog HDL设计文件(wnjin)。 4-12 用Verilog设计一个功能类似74LS160的计数器。4-13 给出含有(hn yu)异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL描述。第46页/共48页第四十六页，共49页。4-14 分别给出以下6个RTL图的Verilog描述，注意(zh y)其中的D触发器和锁存器的表述。 第47页/共48页第四十七页，共49页。感谢您的观看(gunkn)！第48页/共48页第四十八页，共49页。NoImage内容(nirng)总结4