复旦微电子数字IC后端流程

1、2021-12-121CMOS集成电路版图集成电路版图邓军勇邓军概念、方法与工具概念、方法与工具第第6 6章章 数字数字ICIC后端流程后端流程CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-122数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data SetupCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-123基于基于ICC的数字的数字IC后端设计流程后端设计流程Use IC

2、 Compiler to perform placement, DFT, CTS, routing and optimization, achieving timing closure for designs with moderate to high design challenges.CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-124基于基于ICC的数字的数字IC后端设计流程后端设计流程There is no “golden script” for physical designCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大

3、学微电子学系2021-12-125Data Setup布局布线的准备工作，读入网表，跟Foundry提供的STD Cell、Pad库以及Macro库进行映射。CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-126Data Setup后端设计数据准备后端设计数据准备设计网表 gate-level netlist设计约束文件 SDC file物理库文件 sc.lef/io.lef/macro.lef时序库文件 sc.lib/io.lib/macro.libI/O文件 I/O constraints file（.tdf）工艺文件 technology fi

4、le（.tf）RC模型文件 TLU+CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-127Data SetupLogical LibrariesProvide timing and functionality information for all standard cells (and, or, flipflop, )Provide timing information for hard macros (IP, ROM, RAM, )Define drive/load design rules: Max fanout Max transition

5、Max/Min capacitanceAre usually the same ones used by Design Compiler during synthesisAre specified with variables: target_library link_libraryCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-128Data Setup逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类：标准单元（standard cells）组合逻辑时序逻辑模块宏单元（macro block）ROMRAM专用

6、模块（如ASSP、DSP等）Black box商业IP（如ARM、标准单元等）模拟模块（如PLL、振荡器等）输入输出单元（I/O pad cell）输入输出三态双向考虑考虑ESDCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-129Data SetupPhysical Reference LibrariesCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1210Data Setup物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路填充单元（filler/spac

7、er）I/O spacer用于填充I/O单元之间的空隙以形成power ring标准单元filler cell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成power rails电压钳位单元（tie-high/tie-low）二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿时钟缓冲单元（clock buffer/clock inverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元（delay buffer）：用于调节时序阱连接单元（well-tap cell）：主要用于限制电源或地与衬底之间的

8、电阻大小，减小latch-up效应电压转换单元（level-shifter）：多用于低功耗设计CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1211Data Setup库文件时序库：描述单元库中各个单元时序信息的文件。时序库：描述单元库中各个单元时序信息的文件。（.lib库）库）单元延时单元延时互连线延时互连线延时物理库：是对版图的抽象描述，她使自动布局布线成物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（为可能且提高了工具效率（.lef库），包含两部分库），包含两部分技术技术LEF：定义布局布线的设计规则和：定义布局布线的设

9、计规则和foundry的工艺信息的工艺信息单元单元LEF：定义：定义sc、macro、I/O和各种特殊单元的物理信息，和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参如对称性、面积大小、布线层、不可布线区域、天线效应参数等数等CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1212Data SetupThe Technology File (.tf file)：The technology file is unique to each technology；Contains metal layer technology

10、parameters: Number and name designations for each layer/via Physical and electrical characteristics of each layer/via Design rules for each layer/Via (Minimum wire widthsand wire-to-wire spacing, etc.) Units and precision for electrical units Colors and patterns of layers for display CMOS集成电路版图集成电路版

11、图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12131. Specify the Logical LibrariesCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12142. Define logic0 and logic1CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12153. Create a “Container”: The Design LibraryCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12164. Specify TL

12、U+ Parasitic RC Model FilesTLU+ is a binary table format that stores the RC coefficientsCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1217Timing is Based on Cell and Net DelaysCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12185. Create Design CELCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12196. V

13、erify Logical Libraries Are LoadedCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12207. Define Logical Power/Ground ConnectionsCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12218. Apply and Check Timing ConstraintsCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-12229. Remove Unwanted “Ideal Net/Network

14、s”CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-122310. Save the DesignIts good practice to save the design after each key design phase, for example: data setup, design planning, placement, CTS and routing: Note: The open cell is still the original ORCA cell !save_mw_cel as ORCA_data_setupCMOS集成电路版图

15、集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1224数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data SetupCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1225Design Planning芯片设计的物理实施通常被简称为布局布线芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而），而P&R之前的大之前的大量工作，包括量工作，包括Data Setup、Floor-

16、plan、power-plan亦非常关键。亦非常关键。布图规划的主要内容包括芯片大小（布图规划的主要内容包括芯片大小（die size）的规划、的规划、I/O规划、大量硬核或模块（规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规）的规划等，是对芯片内部结构的完整规划和设计。划和设计。布图规划的合理与否直接关系到芯片的时序收布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（敛、布线通畅（timing and routability）。）。Create a floorplan that is likely to be routable and achie

17、ve timing closureCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1226ICC TerminologyDesign planning is the iterative process of creating a floorplan。A chip-level floorplan entails defining: Core size, shape and placement rows Periphery: IO, power, corner and filler pad cell locations Macro cell placem

18、ent Power grid (rings, straps, rails)A physical design, or layout, is the result of a synthesized netlist that has been placed and routedCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1227Create Physical-only Pad CellsPhysical-only pad cells (VDD/GND, corner cells) are not part of the synthesized net

19、list Must be created prior to specifying the pad cell locationsopen_mw_cel DESIGN_data_setupcreate_cell vss_l vss_r vss_t vss_b pv0icreate_cell vdd_l vdd_r vdd_t vdd_b pvdicreate_cell CornerLL CornerLR CornerTR CornerTL pfrelrCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1228Specify Pad Cell Locatio

20、nsCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1229Initialize the FloorplanCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1230Core Area ParametersCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1231Floorplan After InitializationCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1232Insert Pad Filler Cellsi

21、nsert_pad_filler cell “fill5000 fill2000 fill1000 . CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1233Constraining Macros：ManuallyCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1234Macro Constraints: Anchor Bound OptionCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1235Macro Constraints: Side Channel

22、OptionSide channels are regions along the core edges where placement of macros is not allowed.set_fp_macro_array name ARRAY_A elements get_cells “A1 A2 A3” set_fp_macro_options ARRAY_A side_channel “0 80 30 40”CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1236电源规划电源规划电源规划是给整个芯片的供电设计出一电源规划是给整个芯片的供电设计

23、出一个均匀的网络。个均匀的网络。电源预算（电源预算（power budgeting），商用惯），商用惯例为误差在例为误差在5%，包括，包括从电源网络和PCB板级到封装bonding之间的波动（1%）电源I/O单元和电源环之间的波动（1%）最终到sc之间的电压降（3%）CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1237电源网络设计电源网络设计全局电源全局电源电源环线（电源环线（power ring）指为了均匀供）指为了均匀供电，包围在电，包围在sc周围的环形供电金属，用于周围的环形供电金属，用于连接电源连接电源I/O单元和单元和sc的的follo

24、wingpins电源条线（电源条线（power strips）指芯片内部纵）指芯片内部纵横交错的电源网格（横交错的电源网格（power grid）CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1238Power planCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1239Write Out Floorplan and DEF Files设计交换格式设计交换格式DEF（design exchange format）文件是由）文件是由Cadence公司开发的用于公司开发的用于描述文件物理设计信息的一种文件

25、格式。描述文件物理设计信息的一种文件格式。DEF描述了芯片的描述了芯片的die area、row、tracks、components、nets等等对于设计者而言，有了对于设计者而言，有了LEF和和DEF文件就可以完整的了解一个设计文件就可以完整的了解一个设计CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1240数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data SetupCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系

26、2021-12-1241Placement布局的主要任务是布局的主要任务是sc的摆放和优化的摆放和优化布局算法一直是布局算法一直是EDA设计中的研究重点，目前仍在发展。设计中的研究重点，目前仍在发展。 In most situations macro cell placement is determined during design planning and their placement is “fixed” It is a good practice to fix all macro placements again, just in case.CMOS集成电路版图集成电路版图西安邮电大

27、学微电子学系西安邮电大学微电子学系2021-12-1242PlacementCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1243数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteData SetupCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1244芯片中的时钟网络要驱动电路中所有的时序单芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。插入缓冲器减小负载

28、和平衡延时。时钟网络及其上的缓冲器构成了时钟树。时钟网络及其上的缓冲器构成了时钟树。CTS的目的是为了减小时钟偏差（的目的是为了减小时钟偏差（clock skew）时钟信号定义SDCCTS策略时钟树分析 Clock Tree SynthesisCMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1245Starting Point before CTSAll clock pins are driven by a single clock source.CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2021-12-1246Clock Tree Synthesis (CTS)A buffer tree is built to balance the loads a