EDA脉冲宽度测量仪实验报告要点

1、湖南涉外经济学院课程设计报告课程名称：eda技术与应用报告题目：脉冲宽度测量仪学生姓名：刘君玮所在学院：电子科学与信息学院专业班级： 电子信息1302学生学号：134110229指导教师： 罗志年 李刚2015年12月24日eda课程设计任务书报告题目脉，虫度测量仪完成时间12.231.11学生姓名刘君玮专业班级电信1302指导教师罗志年李刚职称副教授讲师设计目的在电子技术及其应用领域中，常需要对各种系统工作的时间特性进行分析测量， 如图一给出的这种时间特性示意图，其中t表示时间脉冲宽度，即指脉冲起始时间 和终止时间的持续时间。t表示一个工作周期，即从脉冲的一个上升沿到下一个上 升的时间。_

2、一图一脉冲宽度与周期在测量与仪器仪表领域，经常需要对数字信号的脉冲宽度进行测量， 如转速传 感器、外部系统的门控与选通脉冲，以及 pwm（永冲宽度调制）输入的频率等。因 此可以说脉冲宽度和周期是关于脉冲的重要指标。无论是模似电路还是数字电路， 往往都需要对脉冲宽度进行测量。设计内容(1)脉冲信号宽度的测量精度为± 1ms(2)脉冲信号宽度的测量范围为 010s。(3)调试过程中可以用按键模拟脉冲信号。(4)测量值用5位数码管显示(可以采用静态显示)。(5)输入信号为标准ttl电平。(6)调试中既可以采用正脉冲，也可以采用负脉冲(任选其一)。(7)必须先进行前仿真，并打印出仿真波形。(

3、8)按要求写好设计报告(设计报告内容包括：引言，方案设计与论证，总体设 计，各模块设计，调试与数据分析，总结)。设计步骤工作内容及时间进度安排共2周：12.22小组成员分工写好各模块的程序12.23 将程序生成的模块进行调试、整合。12.24 在实验平台上进行验证。课程设计成果1 .与设计内容对应的软件程序2 .课程设计总结报告摘要随着edak术的迅速发展，在eda件平台上，根据硬件描述语言vhdl完成的设计文件， 自动地完成逻辑编译、化简、分割、综合、优化、布局线和仿真， 直至对于特定目标芯片的适配编译、 逻辑映射和编程下载等工作成了脉冲测量的发展方向。 采用此种发法， 设计者的工作仅限于利

4、用软件的方式来完成对系统硬件功能的描述，在edal具的帮助下和应用相应的 fpga/cpldi件，就可以得到最后的设计结果。通常采用脉冲计数法， 即在待测信号的高电平或低电平用一高频时钟脉冲进行计数， 然后根据脉冲的个数计算待测信号宽度， 如图四所示。 待测信号相对于计数时钟通常是独立的， 其上升、 下降沿不可能正好落在时钟的边沿上， 因此该法的最大测量误差为一个时钟周期。例如采用 50mhz 的高频时钟，最大误差为20ns。关键词： 脉宽；脉冲；数显；电容一、概述 1二、需求分析 2三、系统设计 3四、*模块详细设计与实现 4五、结论与心得 6六、参考文献 6i1、 概述在测量与仪器仪表领域

5、， 经常需要对数字信号的脉冲宽度进行测量，如转速传感器、外部系统的门控与选通脉冲，以及pwm脉冲宽度调制 ） 输入的频率等。因此可以说脉冲宽度和周期是关于脉冲的重要指标。 无论是模似电路还是数字电路， 往往都需要对脉冲宽度进行测量。参与此次课程设计的小组成员为：刘君玮，王郑军，刘格诚，杨卓龙。各自参与了程序编写、原理图绘制、实验验证的工作。整体情况良好，在规定时间内完成了各项工作。2、 需求分析1 脉冲检测实现对脉冲的检测，即信号的输入。2计数器对脉宽进行计数3数据选择器对数据进行选择处理4. led显示译码器对统计的结果进行显示3、 系统设计1系统模块（ 1）脉冲检测模块当有检测到 p_in

6、 端有脉冲输入（ p_in=1 ）时， en_out=1 输送到计数器en 端。2）计数模块计数模块是对检测到的脉冲进行计数 ，计算出脉冲的宽度(3)译码显示模块对输入的脉冲宽度进行编码，然后在数码管上显示出来。2.总流程图6时钟信号计数信号输入脉冲清零复位显示四、详细程序设计(1)脉冲检测模块library ieee;use ieee.std_logic_1164.all;entity check isport(p_in : in std_logic;en_out: out std_logic);end check;architecture behave of check isbeginpr

7、ocess (p_in)beginif(p_in='1') then en_out<='1' - 实现检测，若有脉冲就输出为 1else en_out<='0'- ，否则为 0end if;end process;end behave;( 2)计数模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count isport(en:in std_logic;clk:in std_logic;clr:in std_logic;c

8、q:out std_logic;qout:buffer std_logic_vector(3 downto 0);end count;architecture art of count isbeginu1:process(clk,clr,en,qout)beginif clr='1' then qout<="0000"elsif clk'event and clk='1' thenif en='1' thenif qout="1001" then qout<="0000&quo

9、t;else qout<=qout+'1'end if;end if ;end if ;if qout="1001" thencq<='1'elsecq<='0'end if;end process u1;end art;( 3)译码显示模块library ieee;use ieee.std_logic_1164.all;entity led isport(x:in bit_vector(3 downto 0);y:out bit_vector(6 downto 0);-sel:out std_logic_v

10、ector(7 downto 0);end entity led;architecture art of led isbegin-sel<="11111110"process(x) isbeginif x="0000" then y<="1111110"-0elsif x="0001" then y<="0110000"-1elsif x="0010" then y<="1101101"-2elsif x="0011&qu

11、ot; then y<="1111001"-3elsif x="0100" then y<="011001t'-4elsif x="0101" then y<="1011011"-5elsif x="0110" then y<="0011111"-6elsif x="0111" then y<="1110000”;-7elsif x="1000" then y<="

12、;1111111”;-8elsif x="1001" then y<="1110011"-9-elsif x="1010" then y<="1110111"-a-elsif x="1011" then y<="0011111”;-b-elsif x="1100" then y<="1001110”;-c-elsif x="1101" then y<="0111101"-d-elsif

13、x="1110" then y<="1001111"-e-elsif x="1111" then y<="1000111"-felse null;end if;end process;end architecture art;印d0|3 时 明口 jw 邳*d刮3时 ml的 科工的峋1鹏4叨 u0r.g五、总原理图与管脚锁定表4k3.o did4 h2t3.0j 由口5 mmtf7n.ni总模块图ftel-【fi*l l-rinwriuz j* kid'll*1 i仙蚪aq15-i $wuiisiigmui z-ifaeirj 13、emui 2 1 ”日网 ，4i；xui a 4 *k*”却 2.' h idriwll is r * 11 lirf西,4kl 地 工九曲aj管脚锁定表六、结论与心得经过调试及结果分析，设计满足任务要求。脉冲信号宽度的测量精度符合土 1m6测量范围为010s。这次的课程设计对于我来说是一次演练，从选题到画出流程图，再到写出程序，不停的编不停的改不停的查资料直至最后完成，有问题大家都坐在一起讨论，一起努力，一起攻克问题。我想我们享受的就是这个过程，而不仅仅只