全加器 并行加法器 串行加法器的仿真实验报告

1、实验二 加法器的设计与仿真一、实验内容1用VHDL语言设计全加器；2利用设计的全加器组成串行加法器；3用VHDL语言设计并行加法器。二、实验要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有： 用VHDL语言编写全加器、串行加法器和并行加法器。3在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。4实验结束前，由指导老师检查了以上三种电路的仿真波形和实验箱上的实验结果后方可离开。三、电路功能介绍1全加器 用途：实现一位全加操作 逻辑图 真值表XYCINSCOU

2、T0000000110010100110110010101011100111111 VHDL程序数据流描述： 波形图2四位串行加法器 逻辑图 波形图374283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1和3=A3+B3。请自行验证一下。2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。VHDL实现全加器LIBRARY IEEE;USE IEEE.STD_LOGIC_

3、1164.ALL;ENTITY f_adder ISPORT(x,y,cin:IN STD_LOGIC;S,cout:OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE bhv OF f_adder ISBEGINs<=x XOR y XOR cin;cout<=(x AND y)OR(x AND cin)OR(y AND cin);END ARCHITECTURE bhv;波形图：逻辑图：4位串行加法器VHDL语言实现LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY

4、 cxjfq IS PORT(CIN : IN STD_LOGIC;X0 : IN STD_LOGIC;Y0 : IN STD_LOGIC;X1 : IN STD_LOGIC;Y1 : IN STD_LOGIC;X2 : IN STD_LOGIC;Y2 : IN STD_LOGIC;X3 : IN STD_LOGIC;Y3 : IN STD_LOGIC;S0 : OUT STD_LOGIC;S1 : OUT STD_LOGIC;S2 : OUT STD_LOGIC;S3 : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END cxjfq;ARCHITECTURE b

5、df_type OF cxjfq IS COMPONENT f_adderPORT(x : IN STD_LOGIC; y : IN STD_LOGIC; cin : IN STD_LOGIC; S : OUT STD_LOGIC; cout : OUT STD_LOGIC);END COMPONENT;SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_2 : STD_LOGIC;BEGIN b2v_inst : f_adderPORT MAP(x =

6、> CIN, y => X0, cin => Y0, S => S0, cout => SYNTHESIZED_WIRE_0);b2v_inst1 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_0, y => X1, cin => Y1, S => S1, cout => SYNTHESIZED_WIRE_1);b2v_inst2 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_1, y => X2, cin => Y2, S => S2, co

7、ut => SYNTHESIZED_WIRE_2);b2v_inst3 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_2, y => X3, cin => Y3, S => S3, cout => COUT);END bdf_type;仿真结果逻辑图374283：4位先行进位全加器（4-Bit Full Adder）VHDL语言实现：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY 74283_0 IS PORT ( CIN:IN STD_LOGIC;

8、A1:IN STD_LOGIC;A2:IN STD_LOGIC;B2:IN STD_LOGIC;A3:IN STD_LOGIC;A4:IN STD_LOGIC;B4:IN STD_LOGIC;B1:IN STD_LOGIC;B3:IN STD_LOGIC;SUM4:OUT STD_LOGIC;COUT:OUT STD_LOGIC;SUM1:OUT STD_LOGIC;SUM2:OUT STD_LOGIC;SUM3:OUT STD_LOGIC); END 74283_0;ARCHITECTURE bdf_type OF 74283_0 IS BEGIN - instantiate macrofunction b2v_inst : 74283PORT MAP(CIN => CIN, A1 => A1, A2 => A2, B2 => B2, A3 => A3, A4 => A4, B4 => B4,