QuartusⅡ原理图输入操作基础

1、（1）打开）打开QuartusII 7.2软件文件夹，单击软件文件夹，单击setup.exe启动启动安装，弹出如下所示界面。安装，弹出如下所示界面。（2）单击Next按钮，进入下一界面，如下图所示。（3）选择第一项，接收权利条件，单击Next按钮，进入下一界面，如下图所示。（4）输入相关信息，单击Next按钮，进入下一界面，如下图所示。（5）选择安装路径，此处可采用默认路径。单击Next按钮，进入下一界面，在单击Next按钮，进入下一界面，如下图所示。（6）选择安装组件，可以选择Complete。此处选择Custom，单击Next按钮，进入下一界面，如下图所示。（7）选择需要的安装组件，单击N

2、ext按钮，进入下一界面，如下图所示。（8）单击Next按钮，进入安装界面，如下图所示。（9）安装完成后弹出是否建立桌面快捷键，选择是，如下图所示。（10）最后选择Finish完成安装。 （11）破解DLL。将QuartusII7.2 Creak文件夹下的Quartus_II_7.2_b151破解器.exe拷贝到QuartusII安装路径下的bin文件夹下。如本例路径为：C:altera72quartusbin。 首先，先将sys_cpt.dll 文件手动备份一份，以防出意外。 然后，单击 Quartus_II_7.2_b151破解器.exe，在弹出的对话框中选择“应用”按钮，对sys_cpt

3、.dll文件进行破解，如下图所示。其次，将QuartusII7.2 Creak文件夹下的license.DAT用记事本打开，将里面的XXXXXXXXXXXX 用您的网卡号替换（在Quartus II 7.2的Tools菜单下选择License Setup，下面的NIC ID即为）并保存。 最后：在Quartus II 7.2的Tools菜单下选择License Setup，然后选择License file，最后点击OK即破解完成。 启动Quartus软件后默认的界面主要由标题栏、菜单栏、工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和工程工作区等部分组成。n标题栏 标题栏中显示当前工程的

4、路径和工程名。n菜单栏 菜单栏主要由文件（File）、编辑（Edit）、视图（View）、工程（Project）、资源分（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）和帮助（Help）等下拉菜单组成。n工具栏 工具栏中包含了常用命令的快捷图标。n资源管理窗口 资源管理窗口用于显示当前工程中所有相关的资源文件。n工程工作区 当Quartus实现不同的功能时，此区域将打开对应的操作窗口，显示不同的内容，进行不同的操作，如器件设置、定时约束设置、编译报告等均显示在此窗口中。n编译状态显示窗口 此窗口主要显示模块综合、布局布线过程及时间。n信息显示窗

5、口 该窗口主要显示模块综合、布局布线过程中的信息，如编译中出现的警告、错误等，同时给出警告和错误的具体原因。n按照一般编程逻辑设计的步骤，利用Quartus软件进行开发是可以分为以下四个步骤： （1）输入设计文件； （2）编译设计文件； （3）仿真设计文件； （4）编程下载设计文件。 nQuartus软件的输入法有： 1）原理图输入方式、 2）文本输入方式（如VHDL、Verilog HDL） 3）AHDL输入方式、 4）模块输入方式以及 5）第三方EDA工具产生的文件以及混合使用以 上几种设计输入方法进行设计。 3.1 建立新工程建立新工程1）指定工程名称选择“File”菜单下的“New P

6、roject Wizard”命令3.1 建立新工程建立新工程1）指定工程名称从上向下输入新工程的文件夹名、工程名和顶层实体的名称。工程名和顶层实体的名称相同。3.1 建立新工程建立新工程2）选择需要加入的文件和库 加入用户定义的库函数的目录和文件名。 在本例子中不需要加入的文件和库，直接按“next”按钮即可。3.1 建立新工程建立新工程3）选择目标器件 根据试验板选择如图的目标器件3.1 3.1 建立新工程建立新工程4）选择第三方EDA工具 在本例没有选择。按“next”进入下一项。5）结束设置 显示建立工程的一些信息，按“Finish”结束。1、原理图输入法 ： 原理图输入法也称为图形编辑

7、输入法，用Quartus原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言的知识，在具有数字逻辑电路基本知识的基础上，利用Quartus软件提供的EDA平台设计数字电路或系统。1、原理图输入法输入设计文件 1）新建工程之后，便可以进行电路系统设计文件的输入。选择file菜单中的New命令，弹出如图所示的新建设计文件类型选择窗口。 2）选择New对话框中的Device Design files页下的Block Diagram/Schematic File，点击OK，打开如图所示的图形编辑器对话框，进行设计文件输入。图形编辑器对话框 元件选择窗口 3）在图形编辑窗口 中的任何一个位置 双击

8、鼠标，或点击 图中的“符号工具” 按钮，或选择菜单 Edit下的Insert Symbol命令，弹出 如右图所示的元件 选择窗口 Symbol 对话框。1、原理图输入法输入设计文件 4）用鼠标点击单元库前面的加号(+)，库中的元件符号以列表的方式显示出来，选择所需要的元件符号，该符号显示在Symbol对话框的右边，点击OK按钮，添加相应元件符号在图像编辑工作区中，连接原理图。 十六进制同步计数器的原理图 如下： 1、原理图输入法优缺点：n优点： 1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电路原理图，然后在Quartus平台完成设计电路的输入、仿真验证和综合，最后下载到目标芯片中

9、。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减轻了设计者的劳动强度。n缺点： 1）原理图设计方法没有实现标准化，不同的EDA软件中的图形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因此兼容性差，难以交换和管理。 2）由于兼容性不好，性能优秀的电路模块的移植和再利用非常困难难以实现用户所希望的面积、速度以及不同风格的综合优化 3）原理图输入的设计方法不能实现真实意义上的自顶向下的设计方案，无法建立行为模型，从而偏离了电子设计自动化最本质的涵义。nQuartus编译器的主要任务是对设计项目进行检查并完成逻

10、辑综合，同时将项目最终设计结果生成器件的下载文件。编译开始前，可以先对工程的参数进行设置。nQuartus软件中的编译类型有全编译和分步编译两种。n选择Quartus主窗口Process菜单下Start Compilation命令，或者在主窗口的工具栏上直接点击图标 可以进行全编译 n全编译的过程包括分析与综合（Analysis & Synthesis）、适配（Fitter）、编程（Assembler）、时序分析(Classical Timing Analysis)这4个环节，而这4个环节各自对应相应的菜单命令，可以单独分步执行，也就是分步编译。n在设计的调试和优化过程中，可以使用RT

11、L阅读器观察设计电路的综合结果 。 分步编译就是使用对应命令分步执行对应的编译环节，每完成一个编译环节，生成一个对应的编译报告。分步编译跟全编译一样分为四步： 1、分析与综合（Analysis & Synthesis） ：设计文件进行分析和检查输入文件是否有错误，对应的菜单命令是Quartus主窗口Process菜单下StartStart Analysis & Synthesis，对应的快捷图标是在主窗口的工具栏上的 ； 2、适配（Fitter） ：在适配过程中，完成设计逻辑器件中的布局布线、选择适当的内部互连路径、引脚分配、逻辑元件分配等，对应的菜单命令是Quartus主窗口

12、Process菜单下StartStart Fitter ；（注：两种编译方式引脚分配有所区别 ） 3、编程（Assembler） ：产生多种形式的器件编程映像文件 ，通过软件下载到目标器件当中去，应的菜单命令是Quartus主窗口Process菜单下StartStart Assembler ； 4、时序分析(Classical Timing Analyzer) ：计算给定设计与器件上的延时，完成设计分析的时序分析和所有逻辑的性能分析，菜单命令是Quartus主窗口Process菜单下StartStart Classical Timing Analyzer ，对应的快捷图标是在主窗口的工具栏上的

13、 。 编译完成以后，编译报告窗口Compilation Report会报告工程文件编译的相关信息，如编译的顶层文件名、目标芯片的信号、引脚的数目等等 。 全编译操作简单，适合简单的设计。对于复杂的设计，选择分步编译可以及时发现问题，提高设计纠错的效率，从而提高设计效率。 5、RTL阅读器 RTL阅读器窗口的右边，是过程设计结果的主窗口，包括设计电路的模块和连线，RTL阅读器的左边是层次列表，在每个层次上一树状形式列出了设计电路的所有单元。层次列表的内容包括以下几个方面： （1）实例Instances，能够被展开成低层次模块或实例； （2）原语Primitives，不能被展开为任何低层次模块的低

14、层次节点； （3）引脚Pin，当前层次的I/O端口，如果端口是总线，也可以将其展开，观察到端口中每一个端口的信号； （4）网线Net，是连接节点的连线，当网线是总线时也可以展开，观察每条网线。 5、RTL阅读器 双击结构图中的实例，可以展开此模块的下一级结构图n 仿真的目的就是在软件环境下，验证电路的行为和设想中的是否一致。n FPGA/CPLD中的仿真分为功能仿真和时序仿真。功能仿真着重考察电路在理想环境下的行为和设计构想的一致性。时序仿真则在电路已经映射到特定的工艺环境后，考察器件在延时情况下对布局布线网表文件进行的一种仿真。n仿真一般需要建立波形文件、输入信号节点、编辑输入信号、波形文件

15、的保存和运行仿真器等过程。1 、建立波形文件 波形文件用来为设计产生输入激励信号。利用 Quartus II 波形编辑器可以创建矢量波形文件(.vwf) n创建一个新的矢量波形文件步骤如下： （1）选择Quartus主界面 File 菜单下的New命令，弹出新建对话框； （2）在新建话框中选择 Other Files 标签页，从中选择 Vector Waveform File，点击OK按钮，则打开一个空的波形编辑器窗口，主要分为信号栏、工具栏和波形栏 。1 、建立波形文件： 打开波形编辑器窗口2、输入信号节点 （1） 在波形编辑方式下， 执行Edit菜单中的 Insert Node or Bu

16、s命令，或者在波形编辑器左边Name列的空白处点击鼠标右键，弹出的Insert Node or Bus对话框 。2、输入信号节点 （2）点击Insert Nodeor Bus对话框中的Node Finder按钮，弹出Node Finder窗口，在此窗口中添加信号节点。 Count Value对话框的Counting页Count Value对话框的Timing页n引脚分配是为对所设计的工程进行硬件测试，将输入和输出信号锁定在器件确定的引脚上。 （1）单击“Assignments”菜单下的“Pin Planner”命令，弹出对话框，列出本项目所有的输入输出引脚名。(2)双击与输入a相对应的“Location”选项后弹出引脚列表，从中选择合适的引脚，则输入a引脚分