第2章 EDA设计流程及其工具2218857331

1、第第2章章 EDA工具设计流程工具设计流程 本章首先介绍本章首先介绍FPGA/CPLDFPGA/CPLD和和ASICASIC设计的流程设计的流程，然后分别介绍与这些，然后分别介绍与这些设计流程中各环节密切相关的设计流程中各环节密切相关的EDAEDA工工具软件，最后就具软件，最后就Max+Plus IIMax+Plus II的基本的基本情况和情况和IPIP核核作一简述。作一简述。 一个完整的、典型的一个完整的、典型的EDAEDA设计流程既是自顶设计流程既是自顶向下设计方法的具体实施途径，也是向下设计方法的具体实施途径，也是EDAEDA工具软工具软件本身的组成结构。件本身的组成结构。图形图形/HD

2、L文本方式文本方式综合综合FPGA/CPLD适配适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统器件和电路系统时序与功能时序与功能门级仿真门级仿真1、功能仿真、功能仿真2、时序仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1 1、针对、针对SRAMSRAM结构的配置结构的配置2 2、JTAGJTAG方式下载方式下载功能仿真功能仿真 2.1 FPGACPLD设计流程设计流程应用应用FPGA/CPLDFPGA/CPLD的的EDAEDA开发流程开发流程: :2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) )1. 1. 图形输入图

3、形输入 图形输入图形输入 原理图输入原理图输入 状态图输入状态图输入 波形图输入波形图输入 设计者将所设计的系统或电路以开发软件要求的某种设计者将所设计的系统或电路以开发软件要求的某种形式表现出来，此过程称为形式表现出来，此过程称为设计输入设计输入。设计输入有两种形。设计输入有两种形式：式：图形输入和文本输入图形输入和文本输入。原理图输入方式原理图输入方式： 利用利用EDAEDA工具提供的图形编辑器以原理图的工具提供的图形编辑器以原理图的方式进行输入，原理图方式进行输入，原理图由逻辑器件和连接线构成由逻辑器件和连接线构成。 原理图输入方式比较容易掌握，直观且方便，原理图输入方式比较容易掌握，直

4、观且方便，而且编辑器中有许多现成的单元器件可以利用，而且编辑器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。自己也可以根据需要设计元件。设计方式接近于设计方式接近于底层电路布局底层电路布局，因此容易控制逻辑资源的耗用，因此容易控制逻辑资源的耗用，节省面积。节省面积。2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) )p然而原理图输入法的优点同时也是它的然而原理图输入法的优点同时也是它的缺点缺点： 随着设计规模的增大，设计的随着设计规模的增大，设计的易读性易读性迅速下降，迅速下降，对于图中密密麻麻的电路连线，极难搞清电路的对于图中密密麻麻的电

5、路连线，极难搞清电路的实际功能；实际功能；一旦完成，一旦完成，电路结构的改变电路结构的改变将十分困难，因而将十分困难，因而几乎没有可再利用的设计模块；几乎没有可再利用的设计模块；综合综合优化的空间很小优化的空间很小，不能实现自顶向下设计；，不能实现自顶向下设计； 移植困难、入档困难、交流困难、设计交付困移植困难、入档困难、交流困难、设计交付困难，因为难，因为不可能存在一个标准化的原理图编辑器不可能存在一个标准化的原理图编辑器。2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) )p状态图输入方式状态图输入方式：n根据电路的控制条件和不同的转换方式，以图形的

6、方根据电路的控制条件和不同的转换方式，以图形的方式表示状态图进行输入。在式表示状态图进行输入。在EDAEDA工具的状态图编辑器工具的状态图编辑器上上绘出状态图，填好时钟信号名、状态转换条件、状态绘出状态图，填好时钟信号名、状态转换条件、状态机类型等要素后，就可以自动生成机类型等要素后，就可以自动生成VHDLVHDL程序。程序。p波形图输入方式波形图输入方式：n将待设计的电路看成是一个黑盒子，只需要告诉将待设计的电路看成是一个黑盒子，只需要告诉EDAEDA工工具黑盒子电路的输入和输出时序波形图，具黑盒子电路的输入和输出时序波形图，EDAEDA工具就能工具就能据此完成黑盒子电路的设计。据此完成黑盒

7、子电路的设计。2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) )基本基本RS触发器触发器电电路路组组成成和和逻逻辑辑符符号号 SR QQ S R Q Q(a) 逻辑图(b) 逻辑符号& SR信号输入端，低电平有效。信号输入端，低电平有效。信号输出端：信号输出端：Q=0、Q=1的状态称的状态称0状态状态 Q=1、Q=0的状态称的状态称1状态，状态， SR QQ&工作原理工作原理R SQ10010 10R=0、S=1时：由于时：由于R=0，不论原来，不论原来Q为为0还是还是1，都有，都有Q=1；再由再由S=1、Q=1可得可得Q0。即不论触发

8、器原来处于什么状态都。即不论触发器原来处于什么状态都将变成将变成0状态，这种情况称将触发器置状态，这种情况称将触发器置0或复位。或复位。R端称为触发端称为触发器的置器的置0端或复位端。端或复位端。 SR QQ&0110R SQ0 10R=1、S=0时：由于时：由于S=0，不论原来，不论原来Q为为0还是还是1，都有，都有Q=1；再由再由R=1、Q=1可得可得Q0。即不论触发器原来处于什么状态都。即不论触发器原来处于什么状态都将变成将变成1状态，这种情况称将触发器置状态，这种情况称将触发器置1或置位。或置位。S端称为触发端称为触发器的置器的置1端或置位端。端或置位端。1 01 SR QQ&

9、amp;1110R=1R=1、S=1S=1时：根据与非门的逻辑功能不难推知，触发器保持时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有发器具有记忆能力记忆能力。R SQ1 000 111 1不变10 0 SR QQ&0011R SQ1 000 111 1不变0 0不定R=0R=0、S=0S=0时：时：Q=Q=1Q=Q=1，不符合触发器的逻辑关系。并且由于，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的与非门延迟时间不可能完全相等，在两输入端的0 0

10、同时撤除后，同时撤除后，将不能确定触发器是处于将不能确定触发器是处于1 1状态还是状态还是0 0状态。所以状态。所以触发器不允许触发器不允许出现这种情况，这就是基本出现这种情况，这就是基本RSRS触发器的约束条件触发器的约束条件。1DDRS0DDRSR SnQ 1nQ 功 能 0 0 0 0 0 1 不 用 不 用 不 允 许 0 1 0 0 1 1 0 0 01nQ 置 0 1 0 0 1 0 1 1 1 11nQ 置 1 1 1 0 1 1 1 0 1 nnQQ1 保 持 特性表（真值表）特性表（真值表）现态现态：触发器接收输入信号之前的状：触发器接收输入信号之前的状态，也就是触发器原来的

11、稳定状态。态，也就是触发器原来的稳定状态。次态次态：触发器接收输入信号之后所处：触发器接收输入信号之后所处的新的稳定状态。的新的稳定状态。见见MAx+plus工程工程RS_SCH波形图波形图反映触发器输入信号取值和状态之间对应关系的图形称为反映触发器输入信号取值和状态之间对应关系的图形称为波形图波形图RSQQ置1置0置1置1置1保持不允许2. HDL2. HDL文本输入文本输入 这种方式与传统的计算机软件语言编辑输入基本一这种方式与传统的计算机软件语言编辑输入基本一致，就是致，就是将使用了某种硬件描述语言将使用了某种硬件描述语言(HDL)(HDL)的电路设计的电路设计文本，如文本，如VHDLV

12、HDL或或VerilogVerilog的源程序，进行编辑输入的源程序，进行编辑输入。 可以说，应用可以说，应用HDLHDL的文本输入方法克服了上述原理图的文本输入方法克服了上述原理图输入法存在的所有弊端，为输入法存在的所有弊端，为EDAEDA技术的应用和发展打开技术的应用和发展打开了一个广阔的天地。了一个广阔的天地。2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) )LIBRARY IEEE;-RS.vhdUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS ISPOR

13、T( S,R,res :IN std_logic; Q,NOT_Q :out std_logic);END RS;ARCHITECTURE behav OF RS ISsignal sel1,sel2: std_logic;BEGINprocess(res,sel1,sel2)beginif res=0 then sel1=0;sel2=1;elsif (S=1 and R=0) then sel1=0;sel2=1;elsif (S=0 and R=1) then sel1=1;sel2=0;elsif (S=1 and R=1) then sel1=sel1; sel2=sel2;end

14、if;Q=sel1;NOT_Q=sel2;end process;END behav;2.1.1 2.1.1 设计输入设计输入( (原理图原理图HDLHDL文本编辑文本编辑) ) 整个综合过程整个综合过程就是将设计者在就是将设计者在EDAEDA平台上编辑输入的平台上编辑输入的HDLHDL文本、原理图或状态图形描述，依据给定的硬件结构和约束文本、原理图或状态图形描述，依据给定的硬件结构和约束条件进行编译、转换、优化，最终获得门级电路甚至更底层条件进行编译、转换、优化，最终获得门级电路甚至更底层的电路描述网表文件。的电路描述网表文件。 由此可见，由此可见，综合器工作前，必须给定最后实现的硬件结综合

15、器工作前，必须给定最后实现的硬件结构参数构参数，它的功能就是将软件描述与给定的硬件结构用某种，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为网表文件的方式对应起来，成为相应的映射关系相应的映射关系。 这个映射过程不是唯一的，并且综合优化也不是单一方这个映射过程不是唯一的，并且综合优化也不是单一方向的，为了达到速度、面积、性能的要求，往往需要对综合向的，为了达到速度、面积、性能的要求，往往需要对综合加以约束，即加以约束，即综合约束综合约束。2.1.2 2.1.2 综合综合2.1.3 2.1.3 适配适配 适配器适配器也称也称结构综合器结构综合器，它的功能是将由综合器产生

16、的，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文网表文件配置于指定的目标器件中，使之产生最终的下载文件。件。 逻辑综合通过后必须利用适配器逻辑综合通过后必须利用适配器将综合后网表文件针对将综合后网表文件针对某一具体的目标器件进行逻辑映射操作某一具体的目标器件进行逻辑映射操作，其中包括底层器件，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。配置、逻辑分割、逻辑优化、逻辑布局布线操作。 适配所选定的目标器件适配所选定的目标器件(FPGA/CPLD(FPGA/CPLD芯片芯片) )必须属于原综必须属于原综合器指定的目标器件系列。合器指定的目标器件系列。

17、适配器适配对象直接与器件的结适配器适配对象直接与器件的结构细节相对应构细节相对应。 适配完成后可以利用适配所产生的仿真文件作精确的适配完成后可以利用适配所产生的仿真文件作精确的时时序仿真序仿真，同时，同时产生可用于编程的文件产生可用于编程的文件。2.1.4 2.1.4 时序仿真和功能仿真时序仿真和功能仿真 在编程下载前必须利用在编程下载前必须利用EDAEDA工具对适配生成的结果进行工具对适配生成的结果进行模拟测试，即模拟测试，即仿真仿真。时序仿真功能仿真 就是接近真实器件运行特性的仿真，仿真就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿文件中己包含了器件硬件特性参

18、数，因而，仿真精度高。真精度高。 是直接对是直接对VHDLVHDL、原理图描述或其他描述形、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。不涉及任何具体器件的硬件特性。2.1.5 2.1.5 编程下载编程下载 如果编译、综合、适配和仿真等过程都没有发现问题，即如果编译、综合、适配和仿真等过程都没有发现问题，即满足原设计的要求，则可以将由适配器产生的满足原设计的要求，则可以将由适配器产生的配置配置/ /下载文件下载文件通过通过编程器

19、或下载电缆载入目标芯片编程器或下载电缆载入目标芯片FPGAFPGA或或CPLDCPLD中。中。 通常，将对通常，将对CPLDCPLD的下载称为的下载称为编程编程(Program)(Program)，对，对FPGAFPGA中的中的SRAMSRAM进行直接下载的方式称为进行直接下载的方式称为配置配置(Configure)(Configure)。 FPGA FPGA与与CPLDCPLD的辨别和分类主要是根据其结构特点和工作原的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：将以理。通常的分类方法是：将以乘积项结构方式乘积项结构方式构成逻辑行为的构成逻辑行为的器件称为器件称为CPLDCPL

20、D，将以，将以查找表法结构方式查找表法结构方式构成逻辑行为的器件称构成逻辑行为的器件称为为FPGAFPGA。2.1.6 硬件测试硬件测试 最后是将含有载入了设计的最后是将含有载入了设计的FPGAFPGA或或CPLDCPLD的硬件系统进行统一的硬件系统进行统一测试，以便最终验证设计项目在测试，以便最终验证设计项目在目标系统上的实际工作情况，以目标系统上的实际工作情况，以排除错误，改进设计。排除错误，改进设计。2.2 ASIC2.2 ASIC及其设计流程（了解）及其设计流程（了解） ASICASIC(Application (Application Specific Integrated Spec

21、ific Integrated CircuitsCircuits，专用集成电路，专用集成电路) ) 主要指用于某一专门用主要指用于某一专门用途的集成电路器件途的集成电路器件，ASICASIC分类大致可分为数字分类大致可分为数字ASICASIC、模拟、模拟ASICASIC和数模混合和数模混合ASICASIC。数字ASIC模拟ASIC混合ASICASIC2.2.1 ASIC设计方法设计方法 按版图结构及制造方法分，有半定制按版图结构及制造方法分，有半定制(Semi-custom)(Semi-custom)和和全定制全定制(Full-custom)(Full-custom)两种实现方法。两种实现方法

22、。 全定制方法全定制方法 是一种基是一种基于晶体管级的，手工设计于晶体管级的，手工设计版图的制造方法。版图的制造方法。 半定制法半定制法 是一是一种约束性设计方式，种约束性设计方式，约束的目的是简化设约束的目的是简化设计，缩短设计周期，计，缩短设计周期，降低设计成本，提高降低设计成本，提高设计正确率。设计正确率。ASIC设计方法设计方法全定制法全定制法半定制法半定制法门阵列法门阵列法标准单元法标准单元法可编程逻辑器件法可编程逻辑器件法可编程逻辑器件是一种半定制的可编程逻辑器件是一种半定制的逻辑芯片，与门阵列法、标准单逻辑芯片，与门阵列法、标准单元法之间的区别在于芯片内部的元法之间的区别在于芯片

23、内部的逻辑资源和连线资源不是由厂家逻辑资源和连线资源不是由厂家预先定制好的，可以方便的通过预先定制好的，可以方便的通过编程下载获得重新配置。编程下载获得重新配置。2.2.2 2.2.2 一般一般ASICASIC设计的流程设计的流程系统规格说明系统规格说明系系 统统 划划 分分逻辑设计与综合逻辑设计与综合综合后仿真综合后仿真芯芯 片片 测测 试试版版 图图 设设 计计版版 图图 验验 证证参数提取与后仿真参数提取与后仿真制版、流片制版、流片2.3 2.3 常用常用EDAEDA工具（了解）工具（了解） 本节主要介绍当今广泛使用的以开发本节主要介绍当今广泛使用的以开发FPGAFPGA和和CPLDCP

24、LD为主为主的的EDAEDA工具，及部分关于工具，及部分关于ASICASIC设计的设计的EDAEDA工具。工具。 EDA EDA工具体大致可以分为如下工具体大致可以分为如下5 5个模块：个模块：设计输入编辑器设计输入编辑器仿真器仿真器HDLHDL综合器综合器适配器适配器( (或布局布线器或布局布线器) )下载器下载器 EDAEDA工具软件工具软件1、ALTERA： MAX+PLUSII、QUARTUSII2、LATTICE：isp EXPERT SYSTEM、 isp Synario isp DesignExpert SYSTEM isp COMPILER、PAC-DESIGNER3、XILI

25、NX： FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum .EDA公司公司 ： CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.pMax+plus IIpMax+plus IIMax+plus II2.4 Altera Max+plus II概述概述Max+plus IIMax+plus IIMax+plus IIMax+plus IIMax+plus IIMax+plus IIMax+plus IIMax+pl

26、us IIpMax+plus II2.4.3.4 编程下载设计文件Max+plus II2.5 IP2.5 IP核核 IP(Intellectual Property)IP(Intellectual Property)就是就是知识产权核或知识产知识产权核或知识产权模块权模块的意思，在的意思，在EDAEDA技术和开发中具有十分重要的地位。技术和开发中具有十分重要的地位。美国著名的美国著名的DataquestDataquest咨询公司将咨询公司将半导体产业的半导体产业的IPIP定义为用定义为用于于ASICASIC或或FPGA/CPLDFPGA/CPLD中的预先设计好的电路功能模块中的预先设计好的电路功能模块。IP核核软软 IP固固 IP硬硬 IPp软软IPIP是用是用HDLHDL等硬件描述语言描述的功能块，并不等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能涉及用什么具体电路元件实现这些功能。n软软IPIP通常是通常是以硬件描述语言以硬件描述语言HDLHDL源文件的形式出现源文件的形式出现，应，应用开发过程与普通的用开发过程