实验三-VHDL时序逻辑电路设计

1、精品文档实验三 VHDL 时序逻辑电路设计一、实验目的1 熟悉用 VHDL语言设计时序逻辑电路的方法2 熟悉用 Quartus 文本输入法进行电路设计二、实验所用仪器元件及用途1 计算机：装有Quartus 软件，为VHDL语言提供操作场所。2 直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。3 数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。三、实验内容1 用 VHDL语言设计实现一个8421 码十进制计数器。（1）实验内容及要求：在Quartus 平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。（2）试验结果： VHDL代码和仿真结果

2、。2 用 VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。（ 1） 实验内容及要求：在 Quartus 平台上设计程序和仿真题目要求。（ 2） 试验结果： VHDL代码和仿真结果。3 用 VHDL语言设计实现一个控制8 个发光二极管亮灭的电路。（ 1） 实验内容及要求：在 Quartus 平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。a. 单点移动模式：一个点在 8 个发光二极管上来回的亮b. 幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次往复c. 通过拨码开关或按键控制两种模式的转换（ 2） 试验结果： VHDL代码和仿真结果

3、。四、实验设计思路及过程1.8421码十进制计数器状态转移表abcdABCD00000001000100100010001100110100010001010101011001100111011110001000100110010000VHDL代码如下：LIBRARY IEEE;左图为 8421 码十进制计数器的状态转移表， abcd 为初状态， ABCD为下一状态， 每当有“ 1”出现时，相应的管脚就亮灯，从而从 0000 到 1001 的灯依次出现。1欢迎下载精品文档ENTITY count12 ISPORT(clk,clear:IN STD_LOGIC;q :OUT STD_LOGIC_

4、VECTOR(3 DOWNTO 0); END count12;ARCHITECTURE a OF count12 ISSIGNAL q_temp:ATD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clk'event and clk='1') THENIF clear='0' THENq_temp<="0000"ELSIF q_temp="1011"THENq_temp<="0000"ELSEq_temp<=q_temp

5、+1;END IF;END IF;END PROCESS;q<=q_temp;END a;2. 分频系数为 8，输出占空比为 50%的分频器的设计abcABCF00000100010100010011001110001001011101110111011111110001LIBRARY IEEE;ENTITY div_8 ISPORT(clk:IN STD_LOGIC;左图为八分频器（占空比50%）的状态转移图， 其中 abc 为原状态，ABC为下一状态。当输出 F 为“ 1”时，输出波形。VHDL代码为：。2欢迎下载精品文档clear:IN STD_LOGIC;clk_out:OUT

6、STD_LOGIC);END div_8;ARCHITECTURE a OF div_8 ISSIGNAL tmp:INTEGER RANGE 0 TO 7;BEGINp1:PROCESS(clear,clk)BEGINIF clear='0'THENtmp<=0;ELSIF clk'event AND clk='1' THENIF tmp=7 THENtmp<=0;ELSEtmp<=tmp+1;END IF;IF tmp<=4 THENclk_out<='0'ELSEclk_out<='1&#

7、39;END IF;END IF;END PROCESS p1;END a;五、实验结果一、 .8421 码十进制计数器其中， end time设为 50us, clear和 clk的 period分别为 1 和 1us.对结果进行分析：由仿真波形可以看出， 当输入在 0000 到 1001 时，输出对应亮灯随着 1 的出现依次变化， 每拨动一次时钟 clk 的锁定管脚，就由一个状态转换到下一状态，亮灯也进入下一状态。二、八分频器（50%占空比）。3欢迎下载精品文档波形分析：每出现八次时钟为分频器的周期，输出的波形如图为占空比为 50%的矩形波，构成了如题所要求的分频器。六、故障及问题分析1.

8、 每次实验中都应该注意到VHDL的文件名应与实体名一致，如果不一致编译会报错。我在实验过程中虽然原理图设计名与工程名相同，但在其后某程序名上犯了错误，导致出错。2. 在仿真波形的观察中，一定要调节好zoom一选项，缩放出便于观察的波形。3. 在命名过程一定要注意规范，不要出现非法字符。4. 在做 10 进制计数器时， 由于板的固有频率为晶振的频率50 兆赫兹，所以当以微秒级的时钟去自动跳变太快根本无法看清，应该加一段程序令时钟在微秒级跳变25 兆次时外部时钟输出，从而令外部时钟变为秒级的，才能看见自动跳变现象。七总结和结论1. 本次实验是有关于 VHDL的第三次实验，在前几次的实验中已经基本掌握了软件的用法，所以实验起来比较上手，还需要多加练习。2. 由于上次实验仅仅是运用图形工具，所以对VHDL语言的学习成了本次实验的难点，在仔细看过相关参考书后，发现其实 VHDL语言还是相对比较好