上拉电阻下拉电阻的原理和作用

1、上拉电阻、下拉电阻的原理和作用/E I I"A35 PC *（，” -. e PC S. .* faF B -1 - - Q / ，. / | J1、当TTL电路驱动COM31路时，如果TTL电路输出的高电平低于 COM熨路的最低高 电平（一月殳为3.5V）,这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。PC*.«".-% UO0 Y3 - ri.2、OC门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COM肱片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻

2、抗，提供泄荷通路。-1a >_#* I / 4 G z Cx DI-5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗 干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。.7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑 制反射波干扰。上拉电阻阻值的选择原则包括：PC*C !'-1 -dk 5 I I1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。e1a _56 V | 0 f I

3、 ri Z p % O4 I综合考虑以上三点，通常在1k到11k之间选取。对下拉电阻也有类似道理。一一原理. / / IP" * 4.0 -8 h2 L , - NN -. EM上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了， 在这里是讨论的是晶体管是开关应用， 所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由

4、选择外接，所以就出现OC OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但 是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从 负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延 时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是

5、通过有源晶体管放电， 时间取决于器件本身。因此设计者在选择上拉电阻值时， 要根据系统实际情况在功耗和速度上兼顾。.-.ea Hair '1a C 8， I * C a三.从IC（MOS工艺）的角度,分别就输入/输出引脚做一解释：1.对芯片输入管脚，若在系统板上悬空（未与任何输出脚或驱动相接 ）是比较危险的. 因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平（比如1.5V）,而使得输入缓冲器的PMOSS和NMOST同时导通，这样一来就在电源和地之间形成直接通路，产生较大的漏电流，时间一长就可能损坏芯片.并且因为处于中间电平会导致内部电 路对其逻辑（0或1）判断混乱.接上上拉或下拉

6、电阻后，内部点容相应被充（放）电至高 （低）电平，内部缓冲器也只有 NMOS（PMO方导通，不会形成电源到地的直流通路.（至 于防止静电造成损坏，因芯片管脚设计中一般会加保护电路，反而无此必要）.- 2.对于输出管脚：1）正常的输出管脚（push-pull型），一般没有必要接上拉或下拉电阻.一2）OD或OC（1极开路或集电极开路）型管脚，这种类型的管脚需要外接上拉电阻实现线与功能 （此时多个输出可直接相连.典型应用 是：系统板上多个芯片的INT（中断信号）输出直相连，再接上一上拉电阻，然后输入 MC*勺INT引脚，实现中断报警功能）.其工作原理是：在正常工作情况下，OD型管脚内部的NMOST关

7、闭，对外部而言其处于高阻状态，外接 上拉电阻使输出位于高电平（无效中断状态）；当有中断需求时，OD型管脚内部的NMOS 管接通，因其导通电阻远远小于上拉电阻，使输出位于低电平（有效中断状态）.针对MOS电路上下拉电阻阻值以几十至几百K为宜.” 一 y卜将由阳, | | I （ |*| p" - e x “ e s ” Meme，- ' 1 m.-、。.1、当TTL电路驱动COMS1路时，如果TTL电路输出的高电平低于 COMSI路的最低高 电平（一月殳为3.5V）,这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 e0= ”*（，” - iu e z p"

8、; e si"m m m z k 3 .- ，,“2、OC门电路必须加上拉电阻，才能使用。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COM肱片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产 生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗 干匕力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑 制反射波干扰。上拉电阻阻值的选择原则包括：1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻

9、大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 .以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：.1 .驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越 强，但功耗越大，设计是应注意两者之间的均衡。2 .下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉 电阻应适当选择以能够向下级电路提供足够的电流。3 .高低电平的设定。不同电路的高低电平的门槛电平会有不同，电

10、阻应适当设定以确 保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开 关管导通电阻分压值应确保在零电平门槛之下。 -4 .频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间 的输入电容会形成 RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方 面的需求。下拉电阻的设定的原则和上拉电阻是一样的。 -OC门输出高电平时是一个高阻态， 其上拉电流要由上拉电阻来提供， 设输入端每端口不 大于100uA,设输出口驱动电流约 500uA,标准工作电压是5V,输入口的高低电平门限为 0.8V（低于此值为低电平）；2V（高电平门限值）。选上拉电阻时：z

11、 ，" PC PB ”I EMC* rtO " - " 9' H'- P - T500uA x 8.4K= 4.2 即选大于8.4K时输出端能下拉至 0.8V以下，此为最小阻值，再小 就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。当输出高电平时，忽略管子的漏电流，两输入口需 200uA200uA x15K=3V即上拉电阻压降为 3V,输出口可达到2V,此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS1的可参考74HC系歹U设计时管子的漏电流不可忽略，IO 口实际电流在不同电平下也是不同的，上述仅仅是原

12、理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑 了 （否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠 了）在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。1.电阻作用：l接电组就是为了防止输入端悬空一-一l减弱外部电流对芯片产生的干扰l保护cmos内的保护二极管，一般电流不大于10mAl上拉和下拉、限流1 1. 改变电平的电位，常用在 TTL-CMO机配2 .在引脚悬空时有确定的状态3 .增加高电平输出时的驱动能力。4、为OC门提供电流l那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电

13、阻。 l如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如 三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电 平。反之，l尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状 态，以免发生意外，比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个 单片机来驱动，必须设置初始状态.防止直通！2、定义：l上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！l上拉是对器件注入电流，下拉是输出电流Sl弱强只是上拉电阻的阻值不同，没有什么严格区分l对于非集电极（或漏极）开路输出型电路（如普通门电路

14、）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。3、为什么要使用拉电阻：l 一般作单键触发使用时，如果 IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。l数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！-» U 6 II k7 l 一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外 接，I/O端口的输出类似与一个三极管的 C,当C接通过一个电阻和电源连接在一起的 时候，

15、该电阻成为上 C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗： 比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低 电平的输入。l上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是你同学说的灌电流；_-5” II EI , gl M,n+ e Nl电阻在选用时，选用经过计算后与标准值最相近的一个！一-.P0为什么要上拉电阻原因有： 1. P0 片内无上拉电阻2. P0为I/O 口工作状态时，上方 FET被关断，从而输出脚浮空，因此 P0用

16、于输出线时.“,. g3. 由于片内无上拉电阻，上方 FET又被关断，P0输出1时无法拉升端口电平。-一P0是双向口，其它 P1, P2, P3是准双向口。 不错准双向口是因为在读外部数据时要先“准备” 一下，为什么要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋1,目的是使FET关断，不至于因片内FET导通使端口钳制在低电平。-上下拉一般选10k!芯片的上拉/下拉电阻的作用最常见的用途是，假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样.可能引起逻辑的错误 对MO也路也许是有破坏性的.所以用电阻将下一级的输入拉

17、高或拉低，既不影响逻辑又保正输入不会漂空.改变电平的电位，常用在 TTL-CMO机配；在引脚悬空时有确定的状态；为OC、1的输出提供电流； 作为端接电阻；在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线；嵌位；上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法 要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如 通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可

18、能同时既有 上拉又有下拉电阻的！加接地电阻一一下拉I"= FU *，= S u k " 2 Mgk - I- - H U l yo |. h Q# P加接电源电阻 上拉一 .对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可以提高抗干扰能力，但是会增加负载。电源：+5VIED I 1 人 | I -J I I I I /lljfL .152 4 lot ,3 t e »" e . ,。-,“ 5”. ”，.共八个，负极分别接到一个大片子的管脚上，用多大的上拉电阻合适？谢谢指教！-一般LED的电流有几个 mAft够了

19、，最大不超过 20mA根据这个你就应该可以算出上拉 电阻值来了。保献起见，还是让他拉吧，（5-0.7）/10mA=400ohm,差不多吧，不放心就用2k的. 奇怪，新出了管压 0.7V的LED了吗？据我所知好象该是 1.5V左右。我看几百欧到1K 都没太大问题，一般的片子不会衰到10mAtB抗不彳i吧？一一上拉电阻的作用：6N137的的输出三极管 C极，如果没有上拉电阻，则该引脚上的电平 不会发生随B极电平的高低变化。原因是它没有接到任何电源上。 如果接上了上拉电阻， 则B极电平为高时，C极对地导通（相当于开关接通），C极的电压就变低；如 B极电压 为低，则C极对地关断，C极的电压就升到高电平

20、。为就是上面说的“将通断转换成高 低电平”。你说的51与此图有一定的不同，参照着去理解吧。另外，一般地， C极低电 平时器件从外部吸入电流的能力和高电平时向外部灌出电流的能力是不一样的。器件输出端常有Isink和Isource两个参数，且前者往往大于后者。下拉电阻的作用：所见不多，常见的是接到一个器件的输入端，多作为抗干扰使用。这 是由于一般的IC的输入端悬空时易受干扰或器件扫描时有间隙泄漏电压而影响电路的 性能。后者，我们在某批设备中曾碰到过。上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在5V电压下，力口 1K上拉电阻，将会给端口低电平状态增加5mA的吸入电流。在端口能承受的条

21、件下，上拉电阻小一点为好。提高负载能力、提高直流工作电平 无信号是给电路提供确定的电平。上拉 一端接vcc, 一端接在引脚上 .下拉：一端接gnd, 一端接在引脚上上下拉电阻的详细说明；VCC5Vvcc拉电流输出和灌电流输出AAAn5.1k 口.卷 LED1 ：丽球，；Jgnd：; C*，- u e Z pGSs，Af B& .". Dip. I在使用数字集成电路时，拉电流输出和灌电流输出是一个很重要的概念，例 如在使用反向器作输出显示时，图1是拉电流，即当输出端为高电平时才符合发光二极管正向连接的要求，但这种拉电流输出对于反向器只能输出零点几毫安的电流用这种方 法想驱动二极

22、管发光是不合理的（因发光二极管正常工作电流为510mA图2为灌电流输出，即当反向器输出端为低电平时，发光二极管处于正向连接情 况，在这种情况下，反向器一般能输出510mA的电流，足以使发光二极管发光，所以这种灌电流输出作为驱动发光二极管的电路是比较合理的。因为发光二极管发光时，电 流是由电源+5V通过限流电阻R、发光二极管流入反向器输出端，好像往反向器里灌电 流一样，因此习惯上称它为“灌电流”输出。在数字电路中我们经常可以看到上、下拉电阻。一一、定义：1 、上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！2 、上拉是对器件注入电流，下拉是输出电流3 、弱强只是上拉

23、电阻的阻值不同，没有什么严格区分-4 、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 C*，” - u e Z FirtlDin 3* Itf BI34-+ 二、拉电阻作用：1 、一般作单键触发使用时，如果 IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。一一一2 、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而.人卜.! 3 、一般说的是I/O端口，有

24、的可以设置，有的不可以设置，有的是内置，有的 是需要外接，I/O端口的输出类似与一个三极管的 C,当C接通过一个电阻和电源连接 在一起的时候，该电阻成为上 C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作 用吗：比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于 检狈!J低电平的输入。 -4 、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流-5 、接电组就是为了防止输入端悬空 -.一.6 、减弱外部电流对芯片产生的干扰 7 、

25、保护cmos内的保护二极管，一般电流不大于10mA8 、通过上拉或下拉来增加或减小驱动电流9 、改变电平的电位，常用在 TTL-CMO机配10 、在引脚悬空时有确定的状态11 、增加高电平输出时的驱动能力。12 、为OC门提供电流三、上拉电阻应用原则:8 s "cC 4 o p1 、当TTL电路驱动COM跑路时，如果TTL电路输出的高电平低于 COMSl路的最 低高电平（一般为3.5V）,这时就需要在TTL的输出端接上拉电阻，以提高输出高电平2 、OC门电路必须加上拉电阻，才能使用。3 、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4 、在COMSK片上，为了防止静电

26、造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。-5 、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6 、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰7 、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。8 、在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地P»*r *，” - u e Z PC®e， "I faF B.- w # n . X w c四、上拉电阻阻值选择原则：1 、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。NW2 、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。一3 、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级 电路的输入特性进行设定，主要需要考虑以下几个因素：1 .驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能 力越强，但功耗越大，设计是应注意两者之间的均衡。2 .下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以