EDA第3章-XILINXISE基本设计流程1

1、XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计设计输入的实现设计输入的实现-设计内容设计内容 随着EDA技术的发展，设计输入多采用混合设计，其中包括：l 基于Verilog HDL语言的设计输入；l基于IP核的设计输入；l基于原理图的设计输入;l基于网表的设计输入方法。 XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计Xilinx ISE设计流程设计流程XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计ISE设计流程介绍设计流程介绍-设计流程介绍设计流程介绍翻译翻译映射映射布局和布线布局和布线规划规划 和预算和

2、预算HDL RTL仿真仿真综合以创建网表综合以创建网表功能仿真功能仿真得到时序收敛得到时序收敛时序仿真时序仿真实现实现创建代码创建代码/原理图原理图配置配置FPGA产生比特流文件产生比特流文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计内容设计内容 该设计案例完成一个基本组合逻辑电路的设计，设计内容包括：l工程的建立l新文件的生成和代码的添加l设计综合和查看综合结果l设计仿真l用户约束的添加和设计实现l布局布线结果的查看l设计下载到FPGA芯片lPROM文件的生成和下载到PROM中XILINX

3、 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流程设计流程 -创建一个新工程创建一个新工程1）HDL: 顶层设计使用顶层设计使用HDL语言实现语言实现2）Schematic:顶层设计使用原理图实现顶层设计使用原理图实现3）EDIF:顶层设计使用电子设计交换格式顶层设计使用电子设计交换格式（网表）实现。（网表）实现。4）NGC/NGD:顶层设计使用顶层设计使用NGC/NGD网网表实现。表实现。点击点击“Next”按钮按钮XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计Next基于基于Verilog

4、HDL语言语言的的ISE设计流程设计流程-创建一个新工程创建一个新工程 在在Device Properties界面界面中，选择合适的：中，选择合适的： 1)产品范围产品范围(product category) 2)芯片的系列芯片的系列(Family) 3)具体的芯片型号具体的芯片型号(Device) 4)封装类型（封装类型（Package） 5)速度信息（速度信息（speed） 6)综合工具（综合工具（Synthesis Tool) 7)仿真工具（仿真工具（Simulator） 8)设计语言（设计语言（Preferred Language）。）。 左图是参数的具体设置左图是参数的具体设置XIL

5、INX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流程设计流程-创建一个新工程创建一个新工程FinishXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-创建一个创建一个新设计文件新设计文件1.选择器件选择器件 2.点击鼠标右键，出现浮动菜点击鼠标右键，出现浮动菜单，选择单，选择“New Source”XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计该文该文件的件的实体实体名名新建文件新建文件的类型，的类

6、型，不同的类不同的类型有着不型有着不同的功能同的功能和意义。和意义。基于基于Verilog HDL语言语言的的ISE设计流程设计流程 -创建一个新工程创建一个新工程点击点击“Next”按钮按钮XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计点击“Next”按钮基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加添加设计设计端口端口XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计点击点击“Finish”按钮按钮基于基于Verilog HDL语言语言的的ISE设计流程设计流程-添加实体端口添加实体端口XILINX 培训培训系

7、列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-生成生成gate.v文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计自动生成自动生成module框架框架生成了结构体框架生成了结构体框架只需加入逻辑语句即可只需加入逻辑语句即可基于基于Verliog HDL语言语言的的ISE设计流程设计流程-自动生成文件结构框架双击双击gate.v文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加代码及注释

8、添加代码及注释修改声明修改声明添加逻辑行为描述语句添加逻辑行为描述语句XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计设计中常用的四个操作：设计中常用的四个操作：综合、实现、生成综合、实现、生成bit文件、下载文件、下载这个图标指示顶层文件这个图标指示顶层文件选中顶层文件，选中顶层文件，Processes窗口中给出窗口中给出能操作的项目能操作的项目双击双击XST进行综合操作进行综合操作基于基于Verilog HDL语言语言的的ISE设计流程设计流程XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的I

9、SE设计流程设计流程-设计综合设计综合 行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合设计综合 Xilinx综合工具在对设计的综合过

10、程中，主要执行以下三个步骤：l 语法检查过程，检查设计文件语法是否有错误；l 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；l 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合设计综合 在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：l 查看综合报告(view Synthesis Report)l 查看RTL原理图(View RTLschematic）l 查看技术原理图(View

11、 Technology Schematic)l 检查语法(Check Syntax)l 产生综合后仿真模型(Generate Post-Synthesis Simulation Model)。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看综合报告）设计综合（查看综合报告）鼠标双击，查看报告，给出了资鼠标双击，查看报告，给出了资源的使用情况源的使用情况TABLE OF CONTENTS 1) Synthesis Options Summary 2) HDL Compilation 3)

12、Design Hierarchy Analysis 4) HDL Analysis 5) HDL Synthesis 6) Advanced HDL Synthesis 7) Low Level Synthesis 8) Partition Report 9) Final Report 9.1) Device utilization summary 9.2) Partition Resource Summary 9.3) TIMING REPORTXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综

13、合（查看设计综合（查看RTL原理图符号）原理图符号）双击双击View Technology Schematic 打开符号查看器打开符号查看器XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看设计综合（查看RTL原理图符号）原理图符号）点击点击“OK”按钮按钮XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看设计综合（查看RTL原理图符号）原理图符号）双击该区域双击该区域XILINX 培

14、训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看设计综合（查看RTL原理图符号）原理图符号）LUT看看完后关闭完后关闭原理图原理图编辑界面编辑界面XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看技术原理图符号）设计综合（查看技术原理图符号） LUT的表示，双击打开一个LUTXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设

15、计流程设计流程-设计综合（查看技术原理图符号）设计综合（查看技术原理图符号）内部逻辑的符号描述XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看技术原理图符号）设计综合（查看技术原理图符号） 内部逻辑的真值表描述XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计综合（查看技术原理图符号）设计综合（查看技术原理图符号）内部逻辑的卡诺图描述XILINX 培训培训系列课程系列课程Verilog数字逻辑

16、设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-仿真设计仿真设计 测试平台以行为级描述为主，不使用寄存器传输级的描述形式。 测试向量的生成可以使用两种方法：l波形文件；lHDL语言描述；XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-仿真设计仿真设计切换到“Simulation”XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计Next基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加添加.v仿真仿真文件文件点击“Next

17、”按钮XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计选择所要仿真Verilog 文件点击点击“Next”按钮按钮基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加添加.v仿真仿真文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计给出该波形文件的相关属性点击点击“Finish”按钮按钮基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加添加.v仿真仿真文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计所添加的test.v文件基于基于Verilog HDL语言语言

18、的的ISE设计流设计流程程-添加添加.v仿真仿真文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计添加测试向量添加测试向量基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加添加.v仿真文件仿真文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-进行仿真进行仿真选中选中test.v文件文件双击双击Simulate Behavioral Model展开展开Isim SimulatorXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻

19、辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-进行仿真测试进行仿真测试点击点击“+”、“-”按钮，在视窗内看到仿真结果按钮，在视窗内看到仿真结果XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-进行仿真测试进行仿真测试XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-进行仿真测试进行仿真测试XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog

20、 HDL语言的语言的ISE设计流程设计流程-设计实现设计实现 在ISE中的实现（Implement）过程，是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。 实现过程主要分为下面3个步骤：XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-设计实现设计实现l翻译（Translate）逻辑网表 翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定 器件的底层结构和硬件原语。l映射（Map）到器件单元 映射的主要作用是将设计映

21、射到具体型号的器件上。l布局布线（Place & Route） 布局布线的主要作用是调用Xilinx布局布线器，根据用户约 束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生PLD配置文件。 XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计切换到切换到Implementation基于基于Verilog HDL语言语言的的ISE设计流设计流程程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计

22、流程设计流程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）新添加的,ucf文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语

23、言的ISE设计流程设计流程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）选中选中gate.v选中，并展开选中，并展开User ConstraintsI/O Pin Planning(PlanAhead)-Post-SynthesisXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-添加管脚约束文件（添加管脚约束文件（.UCF文件）文件）XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流设计流程程-对管脚进行约束对

24、管脚进行约束展开展开z展开展开Scalar ports输入引脚位置输入引脚位置修改电气标准修改电气标准XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计单击选中单击选中双击查看双击查看基于基于Verilog HDL语言语言的的ISE设计流设计流程程-查看或修改管脚约束文件查看或修改管脚约束文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-查看或修改管脚约束文件查看或修改管脚约束文件选择选择gate.v文件文件鼠标双击鼠标双击“Implement Design”选项选项XIL

25、INX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-查看布局布线后的结果查看布局布线后的结果l 展开Implement Designl 展开Place & Routel 鼠标双击 View/Edit Routed Design(FPGA Editor)选项，打开布局布线器XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-查看布局布线后的结果XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设

26、计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-查看布局布线后的结果查看布局布线后的结果连线CLBSlice,双击打开内部结构XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verlog HDL语言的语言的ISE设计流程设计流程-查看布局布线后的结果查看布局布线后的结果触发器LUT绿色表示连线XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verlog HDL语言的语言的ISE设计流程设计流程-时序仿真时序仿真XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verlo

27、g HDL语言的语言的ISE设计流程设计流程-时序仿真时序仿真双击双击XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verlog HDL语言的语言的ISE设计流程设计流程-时序仿真时序仿真XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verlog HDL语言的语言的ISE设计流程设计流程-时序仿真时序仿真XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计选中顶层文件选中顶层文件双击双击Generate Programming File产生产生.bit文件文件基于基于Verilog HDL语言语

28、言的的ISE设计流程设计流程-工程实现及产生位流文件工程实现及产生位流文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言语言的的ISE设计流程设计流程-下载下载bit文件文件图8.12 打开iMPACT配置工具选中顶层文件选中顶层文件双击双击“Manage Configuration Project(Ipmpact)XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计图8.15 iMPACT设计流程界面基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件双击双击“Boun

29、dary Scan”XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计图8.16 初始化JTAG链选项基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件 在该空白界面下，点击鼠标右键，出现浮动菜单，选择“Initialize Chain”选项。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计图8.17 扫描到FPGA器件基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计图8.18 打开需要配

30、置的文件基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件 设计者根据设计所保存的目录，查找定位到设计目录，并选择“top.bit”文件，该文件是前面所生成的编程文件。点击“Open”按钮，为FPGA分配该文件。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计图8.19 添加SPI或BPI PROM对话框基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件 问是否为该FPGA分配SPI或者BPI PROM，点击“No”按钮。这是因为现在使用的是JTAG模式，不使用SPI或BPI PROM存储器

31、配置FPGA。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件图8.20 编程属性对话框点击点击“Ok”按钮。按钮。XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-下载下载bit文件文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-使用使用BPI模式配置器件模式配置器件使用BPI模式，配置FP

32、GA的步骤主要分为两部分：lPROM文件的生成；lPROM文件下载到BPI存储器中；XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件双击此处，双击此处，Generate Target PROM/ACE File选中顶层文件选中顶层文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件双击双击Create PROM File条目条

33、目XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件图8.26 生成BPI Flash文件第一步操作选择选择Configure Single FPGAXILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程

34、设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件XILINX 培训培训系列课程系列课程Verilog数字逻辑设计数字逻辑设计基于基于Verilog HDL语言的语言的ISE设计流程设计流程-生成生成BPI存储器配置文件存储器配置文件双击双击Generate Fil