电子设计自动化1ppt课件

1、53四、EDA工程实际根底5、仿真验证任务量占整个设计的60% 70%主要手段：功能仿真技术、静态时序分析技术、方式验证技术仿真(simulation): 指从电路的描画笼统出模型，然后将外部鼓励信号或数据施加于此模型，经过察看该模型在外部鼓励信号作用下的反响来判别该电子系统能否到达了设计目的。:54仿真的层次：1. 电路级仿真仿真对象是用晶体管、电阻、电容组成的电路网路。工具如：SPICE2. 门级仿真针对以逻辑门和功能块描画的电路系统。3. 存放器传输级仿真电子系统由存放器、存储器、总线、运算单元等根本单元构成，并描画数据在这些元件中流动的条件和过程。4. 高层次仿真(行为仿真)以行为算法

2、和构造的混合描画为对象。:55仿真验证的充分性：不是100%逻辑仿真存在的问题：1仿真输入数据由用户给出，输入数据的好坏决议了所能查出错误的多少。2输出结果的分析要由有阅历的人来进行。3由于输入数据难以穷举，不能保证查出全部错误。验证是一穷举逼近过程。:56仿真的效率问题：仿真过程中，逻辑门一个数量级的添加会导致仿真所需的周期数3个数量级的增长。:四、EDA工程实际根底6、方式验证方式验证(formal verification): 是利用理论证明的方法和数学推导的方法来验证设计结果的正确性。方式验证基于严密的实际体系，可处理逻辑仿真存在的问题。验证的覆盖率可达100%Mentor: Form

3、alPro;Synopsys: Formality;Cadence: FormalCheck57:58方式验证的优点：1更早发现设计缺陷，降低周期和本钱。2无需编写复杂的测试向量。3100%覆盖率，提高验证质量。4可与其它验证方法结合运用。方式验证的缺乏：1只适宜模块级或中小系统级的验证。2验证的完好性取决于特性能否被全面准确地表达。:59五、HDL硬件描画言语1、硬件描画言语HDL言语是当今EDA技术开展的突出代表。是EDA技术的切入点，是设计者与自动化工具之间的桥梁。特点：用HDL设计电路可以获得非常笼统的描画。用HDL描画电路设计，在设计的前期就可以完成电路功能级的验证。可实现逻辑综合。

4、流行的HDL：VHDL 擅长更高层设计Verilog HDL擅长更低层设计:算法级Algorithmic Level存放器传输级Register Transfer Level门级Gate Level电路级Circuit Level60系统级System LevelVHDLVerilog HDL:VHDLVerilogHDL语言基础Pascal,AdaC数据类型数据类型多，用户自定义类型，严格类型检查数据类型简单，无用户定义类型，弱类型检查设计重用用Package来共享函数、过程、类型和组件函数和过程必须在同一Module内，可使用include库存储编译过的Entity、Architectur

5、e、Package和Configuration没有库的概念61VHDL与Verilog HDL的比较：:VHDLVerilogHDL大型设计能力Package、Configuration、Generate、Generic无设计层次系统级至门级算法级至电路级过程和任务允许并发过程调用无结构重复使用Generate使用Generate测试平台Generic、Configuration很有用文件访问类似硬件操作可读性烦琐，更像句子简练，类似C易学性不易学，同一电路有多种建模方法容易掌握，类似C62:五、HDL硬件描画言语2、VHDL/Verilog言语的产生及开展VHDL：Very High Spe

6、ed Integrated CircuitHardware Description LanguageVHDL由美国国防部组织开发两个版本：VHDL87VHDL93称为IEEE1076-1987称为IEEE1076-199396年 IEEE1076.3 成为综合规范最新版本：VHDL201963:64Verilog HDL：1983年由GDA(GateWay Design Automation)公司的Verilog-Phil Moorby所创。 Phil Moorby后来成为 为Verilog-XL的主要设计者和 和Cadence公司的第一个合伙人。Verilog-19841985年，Moorb

7、y设计出了第一个 个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的 的XL算法。1990年，Cadence公司收买了 了GDA公司1991年，Cadence公司公开发表 表Verilog言语，成立了OVI(Open Verilog International)组织来担任 责VerilogHDL言语的开展。两个版本：Verilog HDL IEEE4-2019Verilog HDL IEEE4-2019:65五、HDL硬件描画言语3、HDL言语的特点优点：VHDL/Verilog是一种全方位的硬件描画语言。具有强大丰富的言语构造，系统硬件描述才干强、设计效率高；具

8、有较高的笼统描画、多层次描画才干；支持库和设计复用，支持模块化设计；既可仿真也可综合。:66一个可置数的16位计数器的电原理图：:67用VHDL描画的可置数16位计数器：:68用Verilog描画的可置数16位计数器：:69HDL言语可读性强，易于修正和发现错误。具有电路仿真与验证机制以保证设计的正确。特别是对HDL源代码进展行为、功能仿真。支持电路描画由高层到低层的综合和转换。 HDL言语可实现与工艺无关编程、与器件无关设计。移植性好。HDL言语规范、规范，支持广泛，易于共享和移植复用。容易实现ASIC移植。用于产品开发，上市时间快，本钱低。:70缺陷：1VHDL放弃对电路级实现的控制，代之

9、笼统、高层描画。向电路级描画的扩展任务正在进展Verilog系统级描画才干稍弱。出现SystemVerilog等系统级描画言语。2HDL不是100%能被综合。3综合器综合出的电路性能不完美。4综合的效果随工具的不同而不同。:71五、HDL硬件描画言语4、HDL言语的开发环境分为：HDL模拟器仿真器HDL综合器相应软件：仿真软件和综合软件:72仿真类：Model Tech公司的ModelsimAldec 公司的 Active HDLCadence公司的NC-Verilog、NC-VHDL、NC-SIM综合类：Synplicity公司的Synplify/Synplify ProSynopsys公司

10、的FPGA compiler 、Design Compiler、Behavior CompilerMentor公司的 LeonardoSpectrum:73Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、Aillance系列Lattice 公司：ispEXPERT、ispLEVER 系列集成化的开发系统CPLD、FPGA:ASICCPLD/ FPGA逻辑综合门级仿真后综合设计确认门级网表输出自动规划布线工艺映射存放器传输RTL级描画后仿真时序验证RTL级仿真功能设计规范设方案分行为级描画HDL建模行为级仿真功能设计整合与验证74六、基于F

11、PGA的设计流程:75设计规范设计规范描画设计实现的功能特性。包括：功能、定时、硅面积、功耗、可测试性、缺点覆盖率等设计准那么的详细阐明书:76设方案分划分过程：把一个复杂设计逐渐划分成较小而且较为简单的功能单元。自顶向下设计法、分层设计法。:77行为级描画HDL建模行为级描画以HDL等系统级描画言语进展系统建模。描画系统功能，而不是硬件电路。行为级描画的优点：行为级建模的设计步骤：1快速创建一个设计的行为级原型电路与硬件细节无关；2验证它的功能；3利用一种综合工具对设计进展优化，并将设计转换成某种物理工艺。:78行为级仿真功能方式验证与功能仿真。仿真步骤：1测试方案拟定2测试平台设计3测试执行和模型验证:79存放器传输级RTL描画与RTL级仿真为什么需求存放器传输级描画？存放器传输级描画的特点：存放器传输级RTL仿真功能:80设计整合与验证功能验证正确的子单元，经重新整合成一个完好的系统，必需再验证整个系统的功能特性。:81逻辑综合综合Synthesis：采用EDA工具把硬件的一种描画方式自动转换为另一种描画方式的过程。行为综合、RTL逻辑综合、幅员综合综合过程：1简单转换；2逻辑优化:逻辑化简、性能优化(速度、面积):验门级仿真后综合设计确认 证综合产生的门级描画的功能特性，并与行为模型的呼应作比较。行为级描画门级描画逻辑综合鼓励发生器后综合