《档案制度》Aptix-SystemExplorer设计档案规范说明

1、Aptix-System ExplorerIStHW 案烧靶明本文件旨在茨明Aptix-System Explorer段:言"B案(design刊es)之基本瓷轩1,吉青向 CIC中言青!刻S服矜者群系田第一段言"常案规靶叙述段言"常案的结情以 及其注意重黑占，吉青使用者矜必遵循适些祝靶来撰嘉各位的段言"常案；第二 参 考靶例提供一段言"常案之If除靶例，以供各位参考。一、IStHW案H!M (Design File Guideline):使用CIC所提供之Aptix-System Explorer MP4CF服8F畤，使用者所上伸之意:言十

2、槽案需遵守一定的格式。在目前 CIC 的医圃J下，常使用 Aptix-System Explorer 来迤行 In-Circuit emulation flow畤，使用者可符IS言十之重路放在 MP4CF的FPGA模黜内，若雷路段言十谩大， 可由襄K FPGA一起来完成1g18路行快速St型硬醴仿真 (emulation)0 ft型硬 醴仿真畤，可由Agilent 16702B 分析倭 伟青参考16702B使用手册)的PatternGen模黜来送入测流#由分析倭模黜来量取仿路之反鹰 Wo常重路IS言十尚未成熟，僮有部分模黜已完成ft路言十，其绘模黜仍悬行悬描 述、不可合成之P皆段畤，或是重路段

3、言十谩大，MP4CF之FPGA模黜瓢法完全容纳，而需要以模黜悬罩位迤行重路测寺，可以使用MVP flow(Module Verification Platform)之HW/SW曲同瞬功能来先行部分模黜的功能。接下 来，本文符以上雨槿状况整合，统一分成软醴模SOS言十癌瑰及硬醴模SOS #EMj以方便茨:明。使用MVP flow来加速模SK畤，使用者需自行符雷路IS言十的HDL程式K分(partition)悬fd1模SS及硬醴模SS雨大IS言十11瑰。其中fd1模SSIS言十11境的HDLcode在 MP4CF 平台中 11r在 SunBlade 1000G青参考 Aptix-System Ex

4、plorer 硬! 料文件)主械上以虑理器软H逋算的方式来模SKSiS言十显瑰中的轩序!；而硬醴模 SOS言十显谩合成、程式化的勤作，下载到 FPGA内以硬H言十算的方式迤行 模SS,以减1ft主械言十算的戴；造雨者之IW的轩序01喘区由MVP之硬醴模黜作悬潢通介面，如下H一所示。由以上可知，emulation flow畤，只有用到MP4CF的硬醴模3K功能。因悬典MVP flow在同一他I平台架横上，所以也可套用 MVP的资源，由SunBlade 1000灌送 测!441崩Sfi行瞬, 3t典emulation flow的结果互相比封参考，所以emulation flow 所使用的槽案结横是

5、MVP flow槽案结#1的子集合。故以下彳堇金十封 MVP flow的 槽案结横迤行明。如前段所述，MVP flow IS言"常案结#1如Bl二所示。BI二中S1.v、S2.v、Sn.v代表使用者封IS言十显分出的软醴模SS部分的IS言十子癌瑰，若是 emulation flow刖 瓢造部分显现。圄二中F1.v、F2.v、Fn.v刖代表使用者！1寸段言十显分出的硬醴模 85部分的鼓:言十子K现，适些硬H鼓:言十子K现在 Aptix-System Explorer硬H平台上 封到各他I Xilinx FPGA模黜，而FPGA模黜IW的逋U是由FPIC来控制G青参 考 Aptix-Sy

6、stem Explorer 硬 1Ml料文件）。使用者必i（提供各硬醴模SS子显的逋信在彳系，以便祝副FPIC的功能，完成整他I硬醴模SSH现，才以典MVP介面典fd1模SSH现潢通。BI二中的Exp_Top.v 槽即悬F1.v到Fn.v所代表FPGA模仙到系的 HDL程式礁。使用者在 Aptix-System Explorer中也可使用硬醴模黜（如ARM922T模黜及汜意飕模黜）， 造些硬醴模黜也是由FPIC来迤行逋,所以也是挂卜在 Exp_Top.v之下（如H 二所示）。Exp_Top.v所封鹰的Exp_Top模黜即代表整他硬醴模SS癌现，其中或其作用是规定路的逋接方式。Exp_Top.v

7、必须要满足RMM文件中5.6.8.的规定。迤行模SS用的testbench槽案刖直接引用整他硬醴模模黜Exp_Top, 或引用各恻赞模36子模黜（S1.v、S2.v、Sn.v）,由SunBlade川00工作站迤行言十算,故testbench槽案在Aptix-System Explorer段:言"B案结情中的角色如BE二所示。由以上可知，使用者除了招18路段言十切分成软醴模SS显瑰及硬醴模SS癌境外，遢11r因悬使用 Aptix-System Explorer 而需增力口 Exp_Top.v槽，及修改 testbench.v槽 的内容，使逾合MVP的架橇h以下提供Aptix-Syste

8、m Explorer使用者所需注意 之事队1 .鼓:案者青以 Verilog 悬主，file name 最好典 module name一致。2 . U碓潞 Verilog code 可在 Synplify_Pro 碟境合成瓢ISU3 .。青提供 Aptix-System Explorer 的 Top_Level Design 槽案 Exp_Top.v, 3008 Exp_Top.v有正碓描述各他I FPGA典Hardware Component之的速制'青形。 Exp_Top.v 必足 RMM Design Guideline 5.6.8.的规定。4 .吉青提供一完整 testbenc

9、h、301IS可在 Modelsim 正碓新行 RTL Simulation 西况。以上茨:明使用者可典第二fflf参考靶例互相封照参考。日彳爰 CIC曾逐年改善此系统，使Aptix-System Explorer之流程更具弓啊生。TestBench Design Filetestbench.vBl二、Aptix-System Explorer 鼓:案结情、参考例(Design File Example):因悬emulation flow是MVP flow的一部份，所以此虑直接以 MVP flow悬例，茨: 明鼓:言"B案中Exp_Top.v典testbench.v的：9法。如IM三

10、中所示，此鼓:H章£例中之 ft路段言十被K分悬一他WdS模SSH现模黜S1,FPGA硬醴模SSH：1子模黜F1、F2,及一他IP硬醴子模黜HC。由前一的明可知，使用者需提供定羲 EP4CF上各FPGA的通精方式的Exp_Top.v槽案，以及迤行 MVP畤的testbench 槽(testbench.v)各模黜IW的轩1槛如Bl三所示，却此靶例的Exp_Top.v及testbench.v 格式如表格一所示。TestBench Design Filetestbench.vTEOERExplorer Top Level DesignExp_Top.vD一二TESFRHardwareCom

11、ponentHCBl三、Aptix-System Explorer 案结橇例表格一、IS言"常案靶例Exp_Top.vmodule Ext_TOP(CLK, RESET, A, B, C, D,LED)；input CLK, RESET;input 11:0 A, B;output 11:0 C, D, LED;F1 U1 (.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);F2 U2(.CLK(CLK), .RESET(RESET), .D(D);HC U3(.CLK(CLK), .RESET(RESET), .LED(LED); endm

12、oduletestbench.vHardware Sectionmodule F1(CLK, RESET, A, B, C);input CLK, RESET;input 11:0 A, B;output 11:0 C;endmodulemodule F2(CLK, RESET, D);input CLK, RESET;output 11:0 D;endmodulemodule HC(CLK, RESET, LED);input CLK, RESET;output 11:0 LED;endmodulemodule Testbench;reg CLK, RESET;reg 11:0 A, B, C;/Instantiate your design unit/the hardware sectionExp_Toptop(.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);/Instantiate your design unit/the softw