电子电路EDA技术课程实践试验考试报告书

1、课程实践实验考试设计报告设计课题：7 段数码显示分钟与秒钟设计自考专业：电子信息技术 (B080738)考生姓名：xxx指导教师：xxx设计时间：2016-03-11电子电路 EDA 技术实践考试设计任务书姓名：xxx专业：电子信息技术专业代码：B080738指导教师：xxx职称：课程名称电子电路 EDA 技术课程设计题目：7 段数码显示分钟与秒钟设计设计要求：1设计一个 1 分钟计时器，并显示秒数，显示采用七段数码管。2模块划分；3 HDL 代码编写；4仿真并验证设计结果。所需仪器设备：计算机及相关开发设计软件、EDA 实箱、示波器成果验收形式：需求分析；概要设计；详细设计；调试与分析；试验

2、报告参考文献：1基于 FPGA 的现代数字系统设计西安电子科技大学出版社2011 年版2. 华清远见嵌入式培训中心编<<FPGA 应用开发入门与典型实例>>时间2016 311安排目录一、总体设计分析41.1设计论证错误！未定义书签。1.2模块划分41.3输入输出端口分配5二、各模详细块设计与仿真52.1分频器设计52.2分钟与秒钟计数设计62.3动态扫描模块设计72.4数码管译码器设计82.5顶层模块设计9三、综合仿真测试10四、分析与总结10五、附件12一、 总体设计分析1.1 原理分析分计数器和秒计数器为60 进制计数器， 采用 10 进制计数器与 6 进制计数器

3、组合而成，便于数码管显示设计。若采用静态扫描显示方式，则4 个数码管段选线是独立的，则需要I/O 端口较多，占有资源大，且此功耗大。因此，采用动态扫描显示方式输出。1.2 模块划分该设计主要由分频器、计数器、动态扫描显示模块、共阴7 段数码管译码器组成。其中分频器设计中，采用有 PLL 锁相环分频后的 200Hz 的时钟源，经 200 分频后为 1HZ 的秒计数时钟；另外 200Hz 作为数码管动态扫描等其他所用时钟源；采用太快得时钟动态扫描，数码管显示会有些昏暗；频率太慢人眼睛会看到闪烁。2 个 60 进制计数器分别作为分计数器和秒计数器。一个60 进制计数器由一个 6 进制计数器和一个10

4、 进制计数器组成，便于四个数码管的显示。另外，使用一个接口作为数码管复位按键接口；由于是共共阴7 段数码管，因此， FPGA 输出接口与数码管间需接数码管驱动电路，增强FPGA 输出信号的驱动能力。数码管动态200Hz200 分频器lHz扫描电路四6 进制译分计数器60 进制只计数器共码阴器计数器10 进制数码管秒计数器计数器图 1总体设计框图1.3 输入输出端口分配FPGA 分配的与外围电路的接口管脚信号，其中各引脚的功能如下：引脚符号功能说明1Rst_n数码管复位按键接口2disp_select外接数码管阴极动态扫描接口（四根信号）3disp_data译码器输出端，接数码管的阳极（ ag7

5、 根信号口，中间需驱动器，四个数码管并联）二、 各模块详细设计与仿真2.1 分频器设计Verilog HDL 代码如下：（200HZ的动态扫描时钟进行200 分频为1HZ计时时钟信号）module Clk_Div200 ( Clk_in,Rst_n,Clk_out ) ;inputClk_in,Rst_n;output reg Clk_out ;reg7:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n )Cnt <= 0;else if ( Cnt = 8'd199 )Cnt <= 0;else Cnt <= Cnt

6、+ 1'b1;endalways ( posedge Clk_in ) beginif ( !Rst_n )Clk_out <= 0;else if ( Cnt = 8'd199)Clk_out <= Clk_out ;endendmodule功能仿真结果如下图：2.2 分钟与秒钟计数设计采用与十进制计数器与六进制计数器组合而成，一个60 进制的计数器。Verilog HDL 代码如下：moduletime_counter/分钟秒钟计数(Rst_n,Clk_out,time_bit_high,time_bit_low,EO);inputClk_out,Rst_n;o

7、utput EO;output 3:0 time_bit_high,time_bit_low;reg 3:0 time_bit_high,time_bit_low;regEO;reglow_to_high;wireClk_out;always (posedge Clk_out) begin/低位计数，到 9 清零，高位计数使能开启 if( !Rst_n ) begintime_bit_low <= 4'b0;low_to_high <= 1'b0;endelse if(time_bit_low <4'b1001) begintime_bit_low &

8、lt;= time_bit_low + 4'b1;low_to_high <= 1'b0;endelse if(time_bit_low =4'b1001) beginlow_to_high <= 1'b1;time_bit_low <= 4'b0;endendalways ( low_to_high )beginif( !Rst_n )begintime_bit_high <= 4'b0;EO <= 1'b0;endelse if(time_bit_high < 4'b0101 &&a

9、mp; low_to_high = 1'b1)begin/高位计数，到 5 清零，高位计数使能开启time_bit_high = time_bit_high + 4'b1;EO <= 1'b0;endelse if ( time_bit_high = 4'b0101 && low_to_high = 1'b1)begin time_bit_high <= 1'b0;EO <= 1'b1;endendendmodule 功能仿真结果如下图： (输入 Rst_n 复位信号，分秒计数清零。秒钟计数，低温到 9

10、清零后产生高位计数信号 low_to_high ，高位计数到 5 后。对于秒钟计数产生分钟低位开始计数的使能信号 EO)2.3 动态扫描模块设计采用与 200Hz 的时钟不断刷新显示， 利用人眼睛视觉延时特性， 动态显示计数结果。四位共阴数码管动态扫描。 Verilog HDL 代码如下：moduledynamic_scanning/四位共阴数码管动态扫描(Rst_n,Clk_in,disp_select,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low);inputRst_n,Clk_in;input 3:0 minu

11、te_bit_high,minute_bit_low,second_bit_high,second_bit_low; output 3:0 disp_select;regwire3:0 disp_select;3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;reg1:0 Cnt;always ( posedge Clk_in ) beginif ( !Rst_n )Cnt <= 0;else if ( Cnt = 2'b11 )Cnt <= 0;else Cnt <= Cnt + 1&

12、#39;b1;endalways ( posedge Clk_in )begincase (Cnt)2'b00 : disp_select <= second_bit_low2'b01 : disp_select <= second_bit_high;2'b10 : disp_select <= minute_bit_low2'b11 : disp_select <= minute_bit_high ;default:disp_select <= 4'b1111;endcaseendendmodule2.4 数码管译码器设计

13、对计数器输出的数据， 进行译码，生成在七段共阴数码管上能显示09 的二进制信号。 Verilog HDL 代码如下：moduledisp_decode4_7(Rst_n,Clk_in,minute_bit_high,minute_bit_low,second_bit_high,second_bit_low, select_data,disp_data);inputRst_n,Clk_in;input3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;input 3:0 select_data;output 7:0

14、disp_data;wire 3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low; reg 7:0 disp_data;reg 3:0 data;always ( posedge Clk_in )beginif(Rst_n = 1'b1) begincase(select_data)4'b1110: data = second_bit_low;4'b1101: data = second_bit_high;4'b1011: data = minute_bit_low;4'b0

15、111: data = minute_bit_high;default:data = 4'b1111;endcaseendcase(data)4'b0000: disp_data <= 7'b1111110;4'b0001: disp_data <= 7'b0110000;4'b0010: disp_data <= 7'b1101101;4'b0011: disp_data <= 7'b1111001;4'b0100: disp_data <= 7'b0110011;4'

16、;b0101: disp_data <= 7'b1011011;4'b0110: disp_data <= 7'b1011111;4'b0111: disp_data <= 7'b1110000;4'b1000: disp_data <= 7'b1111111;4'b1001: disp_data <= 7'b1111011;default: disp_data <= 7'b0;endcaseendendmodule2.5 顶层模块设计对以上各个功能模块例化，设计顶层文件，完成最

17、终Verilog HDL 设计。Verilog HDL 代码如下：moduledisp_minute_second_top (Rst_n,Clk_in,disp_select,disp_data);inputClk_in,Rst_n;output 3:0 disp_select;output 6:0 disp_data;wireClk_out,EO;wire 3:0 disp_select;wire3:0 minute_bit_high,minute_bit_low,second_bit_high,second_bit_low;wire3:0select_data;Clk_Div200 U_C

18、lk_Div200 (.Rst_n(Rst_n),.Clk_in(Clk_in),.Clk_out(Clk_out);time_counterU_second_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(second_bit_high),.time_bit_low(second_bit_low),.EO(EO);time_counterU_minute_counter(.Rst_n(Rst_n),.Clk_out(Clk_out),.time_bit_high(minute_bit_high),.time_bit_low(min

19、ute_bit_low),.EO();dynamic_scanning U_dynamic_scanning (.Rst_n(Rst_n),.Clk_in(Clk_in),.disp_select(disp_select),.minute_bit_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low);disp_decode4_7U_disp_decode4_7(.Rst_n(Rst_n),.Clk_in(Clk

20、_in),.minute_bit_high(minute_bit_high),.minute_bit_low(minute_bit_low),.second_bit_high(second_bit_high),.second_bit_low(second_bit_low),.select_data(disp_select),.disp_data(disp_data);Endmodule三、 综合仿真测试对工程设计文件综合， RTL 视图如下：然后进行时序分析与时序仿真。 数码管复位信号为低时， 计时器复位清零。四、 分析与总结1. 自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。