计算机系统结构复习题

1、Question 4A single-issue processor uses tomasulos algorithm in its floating-point unit, which has one adder and one multiplier,each with its own set of reservation station,there is only one CDB ,and broadcast on this CDB takes an entire cycle.the processor is executing the following sequence of inst

2、ruction and, for each instruction ,we show the cycle in which the instruction is fetched, decoded, issued, begins to execute,and writes result.单发射处理器在其浮点单元中使用托马斯算法，其具有一个加法器和一个乘法器，每个具有其自己的一组保留站，只有一个CDB，并且在该CDB上广播需要整个周期。处理器 正在执行以下指令序列，并且对于每个指令，我们示出指令被取出，解码，发出，开始执行和写入结果的周期。instructionfetchdecodeissueex

3、ecuteWrite resultI1MUL R1,R2,R212348I2ADD R1,R1,R2234910I3MUL R2,R2,R3345813I4ADD R3,R1,R14561112I5MUL R1,R1,R15671216I6ADD R2,R3,R46711?I7ADD R1,R5,?781317181、 what is the latency of the multiplier? 42、 Is the multiplier pipelined? N3、 How many reservation station are there for the adder? 2 4、 In w

4、hich cycle does I6 begin to execute? 135、 Which register does ? Represent in I7 R16、 If the priory for using CDB depends on the type of instruction,between ADD and MUL the priority for using the CDB goes to _? ADDQuestion 8（书本92页）.Loop: LD R1,0(R2) ;load R1 from address 0+R2DADDI R1,R1,#1 ;R1=R1+1SD

5、 R1,0,(R2) ;store R1 at address 0+R2DADDI R2,R2,#4 ;R2=R2+4DSUB R4,R3,R2 ;R4=R3-R2BNEZ R4,Loop ;branch to Loop if R4!=0Assume that the initial value of R3 is R2 + 396.答案：（1）依题意可得，指令序列执行的流水线时空图如下：1234567891011121314151617181920211IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB1IFIFI

6、DEXME时钟周期为：17*98+18 = 1684 （2）依题意可得，指令序列执行的流水线时空图如下：1234567891011121314151IFIDEXMEWB2IFIDSEXMEWB3IFSIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB7IFMissMissIFIDEXMEWB 时钟周期为：10*98+11 = 991 （3） 依题意可得，指令序列执行的流水线时空图如下：12345678910111IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB1IFIDEXMEWB

7、时钟周期为：6*98+10 = 598 Question 99a) What is the effective access time of a cache memory system in which there is a 2-way set associative cache, having the following parameters:Parameter: Value:number of sets 1024 setsline size 16 wordscache access time 15 ns/linemain memory access time 70 ns/wordmain

8、memory address space size 256M wordscache hit rate 95%Label the fields of the memory address below used to access the cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _14_ bits Index : _10_ bits Offset : _4_ bits9b) What is the effective acces

9、s time of a cache memory system in which there is a direct mapped level 1 (L1) cache and a fully associative level 2 (L2) cache, having the following parameters:Parameter:Value:L1 number of sets128 setsL1 line size4 wordsL1 cache access time10 ns/lineL2 line size8 wordsL2 cache access time20 ns/line

10、main memory access time70 ns/wordmain memory size256M wordsL1 cache hit rate95%L2 cache hit rate89%Label the fields of the memory address below used to access the L1 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _19_ bits Index :_7_ bits Of

11、fset :_2_ bitsLabel the fields of the memory address below used to access the L2 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _25_bits Index : _0_bits Offset : _3_ bitsQuestion 11一个简单的共享内存cache-coherent机有四个处理器,没有"虚拟到物理"的翻译和16位(物理

12、)地址。每个处理器有一个L1数据缓存，没有L2高速缓存。每个L1缓存是有四个64字节的块(每个缓存的大小是256字节)的直接変换,他们使用MESI一致性协议来保持一致的。每个缓存的初始状态(十六进制符号标记所示):P0P1P2P3statetagstatetagstatetagstatetagI0FS0FS01S01M01E02M03E04I0FI0FE0FI0FM00E02S04I06如果按顺序执行下面的内存访问，将会发生什么？特别是,指定每个其他的缓存发生在由于总线广播、数据从哪里来(如果在缓存中没有准备好),和新状态块的请求者的缓存。P0写一个字到地址00 fcP1读一个字到地址0 f8

13、c P2读一个字到地址0 f8c P3写一个字到地址0444 答案：P0P1P2P3statetagstatetagstatetagstatetagIOFSOFSOFSOFM01E02M03M04IOFIOFEOFIOFM00E02S04I06Question 13答案：A： P0 B0( S,120,00，20)B： P0 B0 (M,120,00，80) P1 B0 (I,120,00，20)C： P2 B0 (M,120,00，80) P0 B0 (I,120,00，80) P1 B0 (I,120,00，80)D： P1 B2 (S,110,00，30)P2 B2 (S,110,00，

14、30) E： P0 B1 (M,108,00，48) P1 B1 （I，108，,0,08） P2 B1（I，108,00,08）F： P0 B2 (M,130,00，78) 1. 处理器中某功能部件占总应用程序执行时间的比例为40%，先将该功能部件改进（加速10倍），则整个应用程序的加速比为多少？( D )A. 1.4B. 2.5 C. 2.18D. 1.562. 在计算机系统设计中，比较好的方法是：（ D ）A.从上向下设计 B.从下向上设计C.从两头向中间设计 D.从中间开始向上、向下设计3. 对系统程序员不透明的是：（ D ）A. Cache存储器B. 系列机各档不同的数据通路宽度C.

15、 指令缓冲寄存器 D. 虚拟存储器4. 系列机软件应做到：（ B ）A.向前兼容，并向上兼容B.向后兼容，力争向上兼容C.向前兼容，并向下兼容 D.向后兼容，力争向下兼容5. 属计算机系统结构考虑的应是（ C ）。A主存采用CMOS还是TTL B主存采用多体交叉还是单体C主存容量和编址方式 D主存频宽的确定6. 最能确保提高虚拟存储器访问主存的命中率的改进途径是（ D ）。A增大辅存容量 B采用FIFO替换算法并增大页面C改用LRU替换算法并增大页面 D改用LRU替换算法并增大页面数7. 静态流水线是指（ C ）。A只有一种功能的流水线 B功能不能改变的流水线C同时只能完成一种功能的多功能流水

16、线D可同时执行多种功能的流水线8. 假设用软件方法在A计算机上实现B计算机的指令系统，则B称为（ C ）。A仿真机B.宿主机C虚拟机D.目标机9. 计算机中优化使用的操作码编码方法是（ D ）。A.哈夫曼编码 B.ASCII码 C.BCD码 D.扩展操作码10. 在采用基准测试程序来测试评价机器的性能时，下列方法按照评价准确性递增的顺序排列是（ B ）。（1）实际的应用程序方法（2）核心程序方法（3）玩具基准测试程序（小测试程序）（4）综合基准测试程序A:（1）（2）（3）（4）B:（2）（3）（4）（1）C:（3）（4）（1）（2）D:（4）（3）（2）（1）11. 10. 在系统结构设计中

17、，提高软件功能实现的比例会( C )。A、提高解题速度 B、减少需要的存贮容量C、提高系统的灵活性 D、提高系统的性能价格比12. CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是（ C ）A .CPI由计算机的结构决定B. CPI由运行在计算机系统上的应用程序决定C. CPI由计算机的结构和应用程序共同决定 D.CPI由计算机的时钟周期决定13. 以下不属于计算机性能公式的变量是( D )A. IC B. 时钟周期 C. CPI D. MIPS14. 未曾实现的商业计算机结构类型是 ( C ) A. SISD B. SIMD C. MISD D. MIMD15. 关于近10年CP

18、U从单核转向多核处理器的解释正确的是 ( D )A. 指令级并行技术已经发展到极限 B. CPU的工作电压很难再下降C. 提高时钟频率会带来CPU的散热极限问题 D. 上述理由全部正确16. 图像处理器GPU属于哪种结构( B )A. SISD B. SIMD C. MISD D. MIMD17. 以下不属于Flynn体系结构类型的是（ C ）A. SISD B . SIMD C. SIMT D. MISD18. CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是（ B ）A .CPI由计算机的结构决定B. CPI由运行在计算机系统上的应用程序决定 C. CPI由计算机的结构和应用程

19、序共同决定 D.CPI由计存储器系统决定分析：CPI=TC/IC19. 与存储器-存储器结构指令集结构相比, 寄存器-寄存器结构( D ).A. CPI大 B. 完成同一个算法需要的指令数更少 C. 指令的功能更复杂 D. 固定长度的指令编码方式20. 计算机系统的执行时间的通用公式为： CPUtime = y × 时钟周期 × CPI, 此处y是 ( B )A. 程序执行的周期数B. 被执行的指令总数C. 包括访问存缺失在内的指令平均执行时间D. 每个周期内执行的指令数21. RISC 与 CISC 不同处有 ( C ) A. RISC指令复杂 B. CISC 指令效率高

20、C .RISC 指令数量少 D. 以上说法均错误22. 关于MIPS的指令集结构类型说法正确的是( A )A. 寄存器-寄存器B. 寄存器-存储器 C. 存储器-存储器 D. 以上说法均错23. 流水线技术可以( A )A. 提高吞吐率 B. 降低吞吐率C. 降低响应时间 D. 增加响应时间24. 流水线通过哪种方式提高系统的性能 ( C )A. 减少指令的响应时间 B. 消除指令相关C. 开发指令级的并行 D. 降低CACHE的缺失率25. 恶化流水线的处理器性能的原因是( D )A .流水线每级处理时间不同B.连续的指令间的相关C.流水线的结构相关D .以上全部正确26. 流水线技术可以(

21、 D )A. 提高吞吐率和不改变响应时间B. 提高吞吐率和降低响应时间C. 降低吞吐率和降低响应时间D. 提高吞吐率和增加响应时间27. 在k级单流水线中执行n个任务，所消耗的时钟周期数( A )A. k+n-1 B. nk+1 C. k D. 以上说法全部错误28. 关于静态指令调度和指令动态调度说法错误的是（ C ）A. 编译器相比于硬件有更多的时间处理复杂的调度算法B. 编译器静态调度的前提是假设指令间存在比时间更复杂的冲突C. 编译器静态调度需要比动态调度更多的关于冲突的精确历史数据D. 以上说法都错误29. 保留站项在流水线的哪一级释放( A )A. 写结果 B. 发射 C. 执行

22、D. 确认30. 使用独立的指令CACHE和数据CACHE的理由是( D )A . 数据和指令存在在不同的存储器。B. 每个核的指令不同但数据共享 C. 存储器的方法模式不同D. 减少指令和数据访存的冲突31. 关于全相联CACHE说法正确的是 ( C )A. 等价于一个1组1路组相联 CACHEB. 等价于一个多组1路组相联CACHEC.等价于一个1组多路直接映像CACHED.等价于一个多组1路组直接映像CACHE32. 关于强制性不命中说法正确的是( A )A .块第一次被访存所以不在CACHE中. B. 程序执行过程中由于cache容量有限不能保存所有块C. 因为采用组相联和直接映像所以

23、发生冲突被替换掉D.以上说法全错33. 在采用单流水线、顺序执行和顺序提交结果的处理器中，那种情况会导致数据冒险（ C ）A. 写后写 B.读后写 C.写后读 D. 读后读34. 为什么乱序执行的处理器采用顺序方式提交指令执行结果?( D )A. 确保精确异常 B. 确保多CACHE的一致性C. 纠正和恢复分支预测错误的现场 D. A和C都正确35. 在块替换策略中，采用替换最近很少使用方法的理由是( A )A. 充分利用了程序的时间和空间局部性原理B. 充分利用了程序的局部性原理C. 充分利用了程序的空间局部性原理D. 没用充分利用了程序的时间和空间局部性原理36. 在4路组相联缓存中，一个

24、新的块的位置被映像到（ C ）A. 任何位置B. 块地址与组数取余运算的结果选组号，然后固定在组中的固定位置C. 块地址与组数取余运算的结果选组号，然后存放在组中的任何位置D. 以上说法都不对37. 关于最近20年内发生的事情说法正确的是（ A ）A. 处理器和存储器性能都提高了，但是处理器提高更多。B. 存储器性能提高但处理器没有。C. 处理器和存储器性能都提高了，但是存储器提高更多。D. 处理器性能提高但存储器没有。38. 相比于写直达发，写回法的优势在于?( A )A. 减少存储器访存次数 B. 减少不命中的开销C.减少命中时间 D.降低缺失率39. 假设指令的处理必须使用五个功能部件,

25、 这五个部件的执行时间分别为 : 10 ns, 8 ns,10 ns,10 ns and 7 ns.如果使用流水线技术，流水线寄存器的时间开销为1 ns ，采用流水线与非流水线的加速比为( A ) A. 4.1 B. 5 C. 4.5 D. 340. 下列说法错误是:( B )A. 分支预测转移比预测分支不转移困难，因为需要提前指导分支转移目标指令的地址。B. 预测分支转移和不转移的准确率都为50%。C. 根据BTB可以在取指令前判断该指令是否为分支指令。D. 流水线的深度会增加分支预测错误的开销时间。41. 寄存器换名技术可以消除( D )A. 写后写冒险B. 读后写冒险C. 写后读冒险D.

26、 A和C全部正确42. 以下说法错误的是( D )A. 第一级缓存的容量小于第二级缓存的容量B. 第一级缓存的响应时间小于第二级缓存的响应时间C. 第一级缓存的被访问次数小于第二级缓存的访问次数D. 第一级缓存和第二级缓存都采用相同的地址映像方法43. 假设指令的处理必须使用五个功能部件, 这五个部件的执行时间分别为 : 10 ns, 8 ns,10 ns,10 ns and 7 ns.如果使用流水线技术，流水线寄存器的时间开销为1 ns ，采用流水线与非流水线的加速比为( A ) A. 4.1 B. 5 C. 4.5 D. 344. 为什么乱序执行的处理器采用顺序方式提交指令执行结果?( D

27、 )A. 确保精确异常B. 确保多CACHE的一致性C. 纠正和恢复分支预测错误的现场D. A和C都正确45. 在前瞻执行中，ROB中的项释放处在那一级( C )A. 译码 B. 发射 C. 执行 D. 确认46. 以下说法正确的是? ( D )A. 直接映像 cache 与只有1个组多路组相联CACHE等价B. 直接映像 cache 与只有1个组的全相联CACHE等价C. 直接映像 cache 与只有1个组1路组相联CACHE等价D. 以上说法都错47. 下列哪种地址映像方式不适合使用位预测技术 ( D ) A. 全相联 B. 4路组全相联C. 8路组全相联D. 直接映像48. 在监听协议中

28、，那种情况下主存的信息不是最新的（ C ）A. 对共享状态数据进行写操作后的写直达 cachesB. 写回caches有数据被标记为独享状态C. 写回 caches有数据被标记为修改状态D. 写回caches有数据被标记为共享状态49. 下列哪种技术并没用通过采用开发并行度方法提高系统的性能（ B ） A. 增加流水线深度提高工作频率 B. 采用小缓存减少访存响应时间 C . 增加功能部件提高吞吐率D. 采用多核处理器50. 假设有一单级非流水线处理器其机器周期为5ns,如果采用4级流水线实现该处理器，其机器周期为2ns，后者与前者的加速比是（ D ）A. 3 B. 2.5 C. 2 D. 0

29、.551. 流水线寄存器发射出一条加法指令，同时也没收到气泡和停顿信息停顿信号，此时在指令队列的尾部存在一条XOR运算指令，则等待发射的是( A )A add B xor C 气泡 D 停顿52. 对于以下代码：Int sum=0;for (int j = 0; j <1000; j+)sum= sum+arri下列那个变量利用了程序的空间局部性原理( ) 和时间局部性原理（ B ）A. j B. sum C. elements of arr D.以上都不正确53. 在使用虚拟存储系统中 ,应用程序所使用的地址是( D )A. 主存空间B. 物理地址C. 地址空间D. 虚拟地址54. 某

30、计算机的Cache-主存层次采用组相联映象方式，块大小为128字节，Cache容量为64块，按4块分组,主存容量为4096块。那么主存地址共需 ( A ) 位。A.19B.18 C.20D.以上都不对55. 基本的MIPS整数流水线中，访存地址的计算发生在流水线的第（ C ）段。A1 B2 C3 D456. RISC执行程序的速度比CISC要快的原因是（ C ）。A.RISC的指令系统中指令条数较少B.程序在RISC上编译生成的目标程序较短。C.RISC的指令平均执行周期数较少。D.RISC只允许load和store指令访存。57. 通过编译器重新安排指令的执行顺序以减少流水的停顿方法，称之为

31、( D )。A线性流水线 B非线性流水线 C动态调度 D静态调度判断题1. A Distributed Memory Multiprocessor is also called a Symmetric Multiprocessor (SMP).分布式内存的多处理器也称为对称多处理器(SMP)。 （ T ）2. Suppose we expect at least an 80X parallel speed up from 100 processors. At most 0.25% of the execution of the original program may be sequentia

32、l (i.e., non-parallelizable).假设我们希望至少一个从80年80 x并行加速处理器。最多0.25%的原始程序的执行顺序(即。non-parallelizable)。（ T ）3. Suppose a conditional branch alternates between taken and not taken every time it is executed. A one-bit BHT predictor is likely to have a misprediction rate of 100% on this branch.假设一个条件分支之间的交替而不是

33、采取每次执行时。一个一比特的二叔丁基对甲酚预测可能会对这个分支的错误预测率为100%。（ T ）4. Suppose a conditional branch is taken the first 1000 times it is executed, and not taken the second 1000 times. A one-bit BHT predictor is likely to have performance similar to a correlating branch predictor on this branch.假设条件分支被执行第一的1000倍,而不是采取第二个

34、1000次。一比特的二叔丁基对甲酚预测可能是性能类似于相关分支预测在这个分支。（ F ）5. In Tomasulo's algorithm with speculation, when a branch is mispredicted, the data written to memory and the register file as a result of that branch are rolled back to their previous values.与投机Tomasulo的算法,当一个分支预测错误,数据写入内存和寄存器文件的分支被回滚到之前的值。（ T ）6. A

35、Single-Instruction-Multiple-Data (SIMD) model of computation is characterized by independent threads computing on private memories.单指令多数据(SIMD)计算模型计算的特点是独立的线程在私人记忆。（ T ）7. A return address predictor is likely to mispredict when there is deep recursion.（ F ）深度递归的时候，返回地址预测相当于误预测。8. Computer architectu

36、re design needs to provide support to compiler.计算机体系结构设计需要为编译器提供支持。（ T ）9. In the MIPS Pipeling, 'Updating the PC' is completed in EX stage.在MIPS Pipeling,“更新电脑”是在前阶段完成。（ F ）10. For forwarding you need only look at the data available in the MEM stage.转发你只需要看数据在MEM阶段。（ F ）11. In the MIPS pipe

37、line, both reading and writing the register file can be done during half a clock cycle period. In particular reading is done in the first half while writing is done in the second half.在MIPS管道,读写寄存器文件可以半个时钟周期期间完成。在上半年完成特定的阅读写作是在下半年完成。（ F ）12. In Tomasulo's algorithm with speculation, instructions

38、 may complete out of order.与投机Tomasulo的算法,说明可能完成的订单。（ F ）13. The reorder buffer enables precise exceptions and interrupts.重新排序缓冲区支持精确的异常和中断。（ T ）14. Critical word first reduce the cache miss penalty.关键字首先减少缓存错过点球。（ T ）15. The LRU (least-recently used) replacement policy works because programs exhibi

39、t temporal locality. LRU(最近最少使用)替代政策工作,因为项目展览时间局部性。（ T ）16. A distributed shared memory (DSM) multiprocessor usually has non-uniform memory access.分布式共享内存(DSM)多处理器通常有非一致内存访问。（ T ）17. Computer architecture is intend to cover three affects of hardware, organization and ISA.计算机体系结构是打算覆盖硬件的三个影响,组织和ISA。（

40、 T ）18. Compared with memory-memory architecture, register-register architecture has higher CPI.与memory-memory架构相比,注册登记体系结构具有较高的CPI。（ F ）19. For forwarding you need only look at the data available in the WB Stage.转发你只需要看数据在白平衡阶段。（ F ）20. Data hazard rise when an instruction depends on the results of

41、 a previous instruction in a way that is exposed by the overlapping of instructions in the pipeline.数据风险上升,当一个指令的结果依赖于前一个指令的方式公开的重叠在管道的指令。（ T ）21. Doubling the associativity of a cache without changing its overall capacity or block size will increase the tag size by one bit.翻倍的结合性缓存不改变其整体能力或块大小将增加标签

42、的大小。（ T ）22. The MIPS CPU has a RISC ISA. ( T )23. CPI is always a number greater than or equal to 1, because an instruction cant be executed in less than one cycle.CPI总是大于或等于1,因为一个指令不能被执行在不到一个周期。（ F ）24. Splitting the shortest stage of a five-stage pipeline will result in a higher clock rate.分裂的最短阶

43、段五级管道将导致更高的时钟频率。（ F ）25. There are 3 types of pipeline hazards: structure, data, and control hazards.有3种管道危险:结构、数据和控制危害。（ T ）26. In Tomasulo's algorithm with speculation, when a branch is mispredicted , the data written to memory and the register file as a result of that branch are rolled back t

44、o their previous values.与投机Tomasulo的算法,当一个分支预测错误,数据写入内存和寄存器文件的分支被回滚到之前的值。（ T ）27. A two-bit predictor performs better than a single bit predictor even if the conditional branch is executed exactly once.低廉的预测性能优于单一位预测即使条件分支完全执行一次。（ F ）28. A direct-mapped cache of size N has the same miss rate as a 2-

45、way set-associative cache of size N/2.direct-mapped缓存大小为N的缺页率具有相同的双向set-associative缓存的大小为N / 2。（ T ）29. A CISC architecture has a fixed instruction length.CISC体系结构有一个固定的指令长度。（ F ）30. Splitting the shortest stage of a five-stage pipeline will result in a higher clock rate.分裂的最短阶段五级管道将导致更高的时钟频率。( F )3

46、1. Data hazards are caused by hardware conflict. 数据危害是由硬件引起的冲突。（ F ）32. Merging write Buffer reduce the cache miss penalty.合并写缓冲减少缓存错过点球。（ T ）33. CPI is always a number greater than or equal to 1, because an instruction cant be executed in less than one cycle.CPI总是大于或等于1,因为一个指令不能被执行在不到一个周期。（ ）34. Su

47、ppose a conditional branch alternates between taken and not taken every time it is executed. A one-bit BHT predictor is likely to have a misprediction rate of 100% on this branch.假设一个条件分支之间的交替而不是采取每次执行时。一个一比特的二叔丁基对甲酚预测可能会对这个分支的错误预测率为100%。（ T ）35. Register renaming eliminates stalls due to flow (WAR)

48、 dependences on registers.寄存器重命名消除摊位由于流(战争)依赖性寄存器。（ T ）36. A dynamic branch predictor is always better than a static one.一个动态分支预测总是比静态的好。（ F ）37. Translation look-aside buffers (TLBs) are caches that hold virtual address to physical address translations.转换后援缓冲区(tlb)缓存,虚拟地址到物理地址的翻译。（ T ）简答题（红色为A卷试题）1

49、、 RISC机器的设计原则答：指令条数少、指令功能简单。确定指令系统时，只选取使用频度很高的指令，在此基础上补充一些最有用的指令（如支持操作系统和高级语言实现的指令）；采用简单而又统一的指令格式，并减少寻址方式，指令字长都为32位或64位；指令的执行在单周期内完成（采用流水线技术后）；采用load-store结构，即只有load和store指令才能访问存储器，其他指令的操作都是在寄存器之间完成的；大多数指令都采用硬连接逻辑来实现；强调优化编译器的作用，为高级语言程序生成优化的代码；充分利用流水技术来提高性能。2、 MIPS机器五级流水线（哪五级，每级的功能）答：包括：取指令（IF），指令译码/

50、读寄存器（ID），执行/有效地址计算（EX），存储器访问/分支完成（MEM），写回（WB）。取指令（IF）：以PC中的值作为地址从存储器中取出一条指令，放入指令寄存器（IR）；同时PC值加4，然后放入NPC；指令译码/读寄存器（ID）：对指令进行译码，并以指令中的rs和rt字段作为地址访问通用寄存器组，把读出的操作数分别放入A和B中。同时IR的低16位进行符号扩展，然后存入Imm。在这一级，ALU对在前一级准备好的操作数进行计算。存储器访问/分支完成（MEM）：所有指令都要在该级进行更新。除了分支指令，其他指令都是做：PCNPC。在该级处理的指令只有load、store和分支三种指令；写回（W

51、B）：把在前面4级中得到的结果写入通用寄存器组。3、 降低Cache命中时间的方法。（任意列出三种，并给出解释）答：降低Cache的命中时间：采用容量小、结构简单的Cache：硬件越简单，速度就越快。应使Cache容量足够小，以便可以与处理器做在同一芯片上，避免因片外访问而增加时间开销。还要保持Cache结构的简单性，例如采用直接映像Cache，优点是可以让标识检测和数据传送同时进行，从而有效减少命中时间；采用虚拟Cache：是指直接用虚拟地址进行访问的Cache，其标识存储器中存放的是虚拟地址，进行地址检测用的也是虚拟地址。虚拟Cache的优点：在命中时不需要地址转换，因而也就省去了地址转换的时间。另外，即使不命中，地址转换和访问Cache也是并行进行的，其速度比物理Cache快很多。采用踪迹Cache：踪迹Cache中存放的是CPU所执行过的动态指令序列，其中包含了由分支预测展开了的指令。该分支预测是否正确需要在取到该指令时进行确认。能够提高指令Cache的空间利用率，避免因分支成功发生跳转处于该块之后的指令用不到，跳转到的块的位置之前的指令用不到浪费空间。4、 什么是C