Maxplus_Ⅱ基本操作方法

1、附录：Maxplus n基本操作方法图形输入法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的 电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸 如编程技术、硬件语言等新知识。MAX+plusll提供了功能强大，直观便捷和操作灵活的原理图输入设 计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元 件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所 有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功 能块LPM库。但更为重要的是，MAX+plusll还提供了原理图输入多层次 设计功能，使得用户能设计更大规模的电路系统，以及使用

2、方便精度良好的时序仿真器。以传统的数字电路实验相比为例，MAX+plusIl提供原 理图输入设计功能具有显著的优势：*能进行任意层次的数字系统设计。传统的数字电路实验只能完成 单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设 计；*对系统中的任一层次，或任一元件的功能能进行精确的时序仿 真，精度达0.1 ns，因此能发现一切对系统可能产生不良影响的竞争冒 险现象；通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正；*能对设计方案作随时更改，并储存入档设计过程中所有的电路和 测试文件；通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进 行硬件测试验证。如果使用FPG

3、A和配置编程方式，将不会有如何器件损坏和损 耗；符合现代电子设计技术规范。传统的数字电路实验利用手工连线 的方法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可 ，而不必顾及引线的长短、粗细、弯曲 方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的 问题。以下将以一位全加器的设计为例详细介绍原理图输入设计方法 ，但 应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理 流程都与文本（如VHDL文件）输入设计完全一致。1位全加器可以用两个半加器及一个或门连接而成 ，因此需要首先一个半加 器的设计。以下将给出使用原理图输入的方法进行底层元件设计

4、和层次化设计 的完整步骤，其主要流程与数字系统设计的一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也基本与 此相同。步骤1 :为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默 认为工作库（Work Library ）。一般不同的设计项目最好放在不同的文 件夹中，注意，一个设计项目可以包含多个设计文件，例如数字频率计。File Type|A1 Lux II Pile |Lxxl pi OptiaiLi 2 3 rlHL|.Odf d3席 Graphi

5、c tditoi tiiSymbol Ed*o« hie 广 TeMtEJtoc 广 Waveform Editor fJe图A3-1进入Max+plusll ，建立一个新的设计文件基本逻辑元件库，如与门、D触友器等宏功能元件库如74161、74138等毎数可设址功能元件库* SaLPMji基本逻辑元件库中的元件由此可输入所需的荒件名SDAND2 （ 2输入与门）、DFF C D触发器）、GMD（地綾）、VCC. INPUT I輸/引脚）、OWUTC输出引脚）、图A3-2元件输入选择窗假设本项设计的文件夹取名为MY_PRJCT在E盘中，路径为：E:MY_PRJCT。文件夹不能用中文。

6、步骤2:输入设计项目和存盘1、打开 Mux+plusll ，选菜单 File > New （图A3-1），在弹出的 File Type窗中选原理图编辑输入项 Graphic editor File ，按OK后将打开 原理图编辑窗。2、 在原理图编辑窗中的任何一个位置上点鼠标右键 ，将跳出一个选 择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出如图A3-2所 示的输入元件选择窗。3、用鼠标双击文件库 “Symbol Libraries ”中的 e:maxplu2max2libprim项，在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在Sy

7、mbol Name窗中用键盘直接输入 所需元件名，在按OK键，即可将元件调入原理图编辑窗中。如为了设计 半加器，分别调入元件 and2、not、xnor、in put和output （图A3-3） 并连接好。然后用鼠标分别在in put和output的PIN-NAME上双击使其 变黑色，再用键盘分别输入各引脚名：a、b、co和so。4、点击选项File t Save As”，选出刚才为自己的工程建立的目录E:MY_PRJCT，将已设计好的图文件取名为：h_adder.gdf （注意后缀是.gdf），并存在此目录内。lu-s XX K11»£(|11 V1«W Sy

8、mbol Mei2 < _壁g看仓硯酶色豐國®B壘晞塚岛吧鶯亘富阿占 PINJhlAME*附piNjiiiiEPiN.NAK 二趣nA糾冋T尸V PiN_hiAME图A3-3将所需元件全部调入原理图编辑窗注意，原理图的文件名可以用设计者认为合适的任何英文名（VHDL 文本存盘名有特殊要求），女口 adder.gdf（加法器）等。还应注意，为了将 文件存入自己的E:MY_PRJCT目录中，必须在如图A3-4的Save as窗中双击MY_PRJCT目录，使其打开，然后键入文件名，并按OK。韵昌Q剣 工惟心飓毎®璧必圍盘篦腫苗旦笔礬霊I!fl'CO'0SO图

9、A3-4连接好原理图并存盘注意：原理图画好后，可以建立成一个默认的逻辑符号，Flie -> creatdefault symbol,则可以将用户刚刚设计的电路形成一个模块符号h_adder 。禹，也ti+pix ii 3 2寻711s Ed.it Viflw Symbol Aei lltilrtiPremie ctd Qjiti. anj£ Vindcw HA-lpJI UTiC.Vaiv.QjtPlnDtlete File.B.etr i ee- ClcsaS wSave AsCr«at & Da f«ult Synbal 肌it 541Creat

10、e Deftult Include Fil-CtrliOCtrl+?4 rtrliSCtrL4ISjat Froj lc 匚mmrt f LlaS &.vd 占 Ch>&ekSave 直 Cunpil老Sh£& ft. Sanulq.teS awe, Can|pii & -S Sim-ul-kteArchive.Ctrl+-Sh3 ft+JCtrl*KCtrl*LCUt1*S1m ft4LC trl*SJi3 Et+KPrint. .CtrL+TFrint So-tip.gierareKy"普心 n=4iril Pln-In NEzit

11、 HHplus H俎计F41 e: myjrj c tSh_-adld.tr2, e: k30den >?4iid«r addlcrSb3 亡：Vcdwri 11 iifkl0d.tn«V5eh.Vnul liSxB 电 e: cd.vri t i ngkLOd. Anarch VE_t p電 t 呈 e cdiwri t it e: VcdiTri 11 iifikl0d.eTii,ii-5ch teS 11亡：cd.*Ti 11 y IklOd匕obmcllAMlILJGILl g «-: imy_prj ctp gltawr 匚 co1F/77 .,农

12、0阿匚* it Ui-plu'G 1£ - : X曹巧 jgiAh dd.'ir lk_*dd.a-r. fdf &rb.plkie Edi 1 ar图A3-5将当前设计文件设置成工程文件步骤3:将设计项目设置成工程文件 （PROJECT）为了使Max+plusll能对输入的设计项目按设计者的要求进行各项处 理，必须将设计文件，如半加器h_adder.gdf，设置成Project。如果设计 项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project o如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet oIr

13、Top Dl HiBraich. e: nrtgp_piictxh_addei. gdfCancelAylo Device.KDiffvjice Options.MigiiaticinDBvice.,.DeviceFam: |FLEX10KDevices:F Show Only Fastest Speed GradesI- l,4antain Current Synthesis Regardess of Device or Speed Grade ChangesEdit Chips »图A3-6选择最后实现本项设计的目标器件将设计项目（如h_adder.gdf）设定为工程文件设置成P

14、roject有两个 途径：1、如图 A3-5 ,选择 File > Project 一 Set Project to Current File , 即将当前设计文件设置成Project。选择此项后可以看到图A3-5所示的窗 口左上角显示出所设文件的路径。这点特别重要，此后的设计应该特别 关注此路径的指向是否正确！2、如果设计文件未打开，可如图A3-5所示，选File > Project >Name ，然后在跳出的Project Name窗中找到E:MY_PRJCT目录，在其File小窗中双击adder.gdf文件，此时即选定此文件为本次设计的工程文 件（即顶层文件）了。步骤4

15、 :选择目标器件并编译图A3-7对工程文件进行编译、综合和适配等操作为了获得 与目标器件对 应的，精确的 时序仿真文 件，在对文件 编译前必须选 定最后实现本 设计项目的目 标器件，在Max+plusll环境中主要选Altera公司的FPGA或CPLD。首先在Assign选项的下拉菜单中选择器件选择项 Device，其窗口如 图A3-6所示。此窗口的Device Family是器件序列栏，应该首先在此拦 中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系 列；EPF10K10对应的是FLEX10K系列等。为了选择EPF10K10LC84-4器 件，应将此栏下方标有 Sho

16、w only Fastest Speed Grades 的勾消去，以 便显示出所有速度级别的器件。完成器件选择后，按0K键。最后启动编译器，首先选择左上角的MAX+plusIl选项，在其下拉菜 单中选择编译器项Compiler （图A3-7），此编译器的功能包括网表文件 提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序 仿真文件提取和编程下载文件装配等。点击Start，开始编译！如果发现有错，排除错误后再次编译步骤5：时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：1、建立波形文件。按照以上步骤2”，为此设计建立一个波形测试 文件。选择File项及其New，再选

17、择图A5-1右侧New窗中的 Waveform Editer.项，打开波形编辑窗。2、 输入信号节点。在图A3-8所示的波形编辑窗的上方选择 Node 项，在下拉菜单中选择输入信号节点项 Nodes from SNF。在弹出的窗口（图A3-9）中首先点击List键，这时左窗口将列出该项设计所以信号节 点。由于设计者有时只需要观察其中部分信号的波形 ，因此要利用中间 的=> ”键将需要观察的信号选到右栏中，然后点击OK键即可。M lAl+plus II - e: S«y_pr j ctL_iidlder - Vnti tle42 - T*?ef«r« E4i

18、t«rD e au胸團21IRef215.6nsI：MU+plus H Eil« 耽it 些卵A|Name:No J« As siUtili t iQpt iliniow HalpI期.EnsjOOOns 600.0ns700.0nsI图A3-8从SNF文件中输入设计文件的信号节点Q| l!TUl * rpjl UA X Jh '丄 Ik'S £,UJ>L 上丄匸“ i-iyiyJH A 工上 i1. 址 Jh h * ' X SAIf A Vlk J££ k BLUiM'n 口匸丄”風育粋 鱼理

19、固曰凹妙 窗瓦歳 墮临ta喲二募翠迅Ref:Nam a丽冠I rvr*l Tirnfl- h7S HnsEater Tds frea SITIni' r ivr卜 I-4PI finsNode / GlMjpL800.0nsiibill»(01m(D1Lu上iAyadaUe Nnde g Groups:bjiidi)血10co (0)1JJJSdected Misdes & Groqps:R Preserve EKisbrg Nodes图A3-9列岀并选择需要观察的信号节点岂 KAK4rLu.2 II Eile £diI Vie* KcdeUtili lie

20、sliniw Ecl：PD.営IH.剑_為 匪1包 町|删血.禺屈园曲Sn&p to GridStart. 195.0ni£'可刁End. |1日了.On占"Shov GridCtrH-Shi ft+GName. Value：100 Ong 2D0.Dns 3D0.Cns 4iUzat Ltbr uri at. Color P-iltta .LlCbfiEft Sa tupaDO.Dns 900 Oni 1.C0Fra 氏me ph.图A3-10在Options选项中消去网格对齐Snap to Grid 的选择（消去勾）3、设置波形参量。图A3-10所示的波

21、形编辑窗中已经调入了半加器 的所有节点信号，在为编辑窗的半加器输入信号a和b设定必要的测试电 平之前，首先设定相关的仿真参数。如图A3-10所示，在Options选项 中消去网格对齐Snap to Grid的选择（消去勾），以便能够任意设置输 入电平位置，或设置输入时钟信号的周期。4、如图A3-11所示，设定仿真时间宽度。选择File项及其End time 选项，在End time选择窗中选择适当的仿真时间域，如可选34us （34 微秒），以便有足够长的观察时间。5、 加上输入信号。现在可以为输入信号a和b设定测试电平了。如 图A3-12标出的那样，利用必要的功能键为a和b加上适当的电平，以

22、 便仿真后能测试so和co输出信号。HU+plui II Filt Edi t Vi tv丛虹炉 Ulili ti ta Ojhtiou 1ind4< KelpRef 215I Interval:-46.6ns400.0ns500.0n&EOD.Ons 7D0.0ns图A3-11设定仿真时间宽度(UX+plui II File Wl Vi»Pil GIMod* At sign Utili ti«t Dpli &bs Tind<rf H«lp*刃心匣冒曰助證圍園社enfi目笔盏空凭別Stgil 卩输入文字4)帕 1 0(匕H放大擁小Iri

23、Tival5u$5 0u$>s I bus 2 Ous 2 5us 3 0u£3 5u此选项 输入信 号节点贼值卩WffiT赋值不定（T疋 赋值高阻态迄' 赋值取贬时钟周期赋值 总綢酿序赋值 总銭骚值FS碱态赋值段拖由钮 某线按值 将总黑此赋宵了设定此 段波球対高 电，用鼠标 播黒，再按 左侧的T键基唯鏡与鼠 标间的时间 间陽,由此 町是性观试 波形间的延 时图A3-12为输入信号设定必要的测试电平或数据Fie Narriei：h adder. $CDaectory is: e:my_pnict:fes:xscfQirectoiries:Automaljc Extemi

24、on:Drives:lzdCanwl图A3-13仿真波形文件存盘图A3-14运行仿真器Ref: |99l.Dns|*“| I'lnne: |l.DD4um IiMeerI:|j 口阴991.0ns图A3-15 半加器h_adder.gdf的仿真波形6、波形文件存盘。选择File项及其Save as选项，按OK键即可。由于图A3-13所示的存盘窗中的波形文件名是默认的（这里是h_adder.scf），所以直接存盘即可。7、运行仿真器。选择MAX+plusll项及其中的仿真器Simulator选 项，点击跳出的仿真器窗口 （图A3-15）中的Start键。图5-15是仿真运 算完成后的时序

25、波形。注意，刚进入图A3-15的窗口时，应该将最下方 的滑标拖向最左侧，以便可观察到初始波形。8观察分析波形。通过分析，图A3-15显示的半加器的时序波形是 正确的。还可以进一步了解信号的延时情况。图A3-15右侧的竖线是测 试参考线，它上方标出的991.ns是此线所在的位置，它与鼠标箭头间的 时间差显示在窗口上方的Interval小窗中。由图可见输入与输出波形间有 一个小的延时量。so-t> coliming An-alerProgrmmerN»x.x.«g« ProctssorMaI-s-jiItbs： II Eilft 血加 totdrsis Assi

26、li ons Kinder UlpKi er «： chy Displ b Grapbic Editor SymKol E占it筑Edi t orEdi tor flowplan Editcr 匸 wwpilerDatsbascDelay MatrixDMi谭 ionUns±Ucosoa15. Ins15.4nsb15.9ns15.9h$-! x|BOO. Drj图A3-16打开延时时序分析窗database luilderWindow Help匚es Assi grL 血图5-17半加器引脚锁定为了精确测量半加器输入与输出波形间的延时量，可打开时序分 析器，方法是选择左上

27、角的 MAX+plusll项及其中的Timing Analyzer选 项，点击跳出的分析器窗口（图A3-16）中的Start键，延时信息即刻显示在图表中。其中左排的列表是输入信号，上排列出输出信号，中间是 对应的延时量，这个延时量是精确针对 EPF10K10LC84-4器件的。9、包装元件入库。选择File项的Open ”选项，在Open ”窗中先点 击原理图编辑文件项 Graphic Editor Files ，选择h_adder.gdf，重新打开半加器设计文件,然后如图A3-5选择File中的Create Default Symbol 项，此时即将当前文件变成了一个包装好的单一元件 ，并被

28、放置在工程 路径指定的目录中以备后用。步骤6:引脚锁定如果以上的仿真测试正确无误，就应该将设计编程下载进选定的目 标器件中，如EPF10K10,作进一步的硬件测试，以便最终了解设计项目 的正确性。这就必须根据评估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚，以便能够对其进行实测。这里 假设根据实际需要，要将半加器的4引脚a、b、co和so分别与目标器 件EPF10K10的第5、6、17和18脚相接，操作如下：1、选择Assign项及其中的引脚定位 PinLocationChip 选项，在 跳出的窗口 （图A3-17）中的Node Name栏中用键盘输入半加器的端口

29、名，如a、b等。如果输入的端口名正确，在右侧的Pin Type栏将显示该 信号的属性。Pallel Portan EditorPartitionerFitterTiming SNF ExtractorMbfdTftra SvtBpHardware Type:'/G Address-|LPT1: Ok j-noitio图A3-18 设置编程下载方式2、在左侧的Pin 一栏中，用键盘输入该信号对应的引脚编号，如5、6、17等，然后按下面的Add键。如图A3-17所示分别将4个信号锁定 在对应的引脚上，按0K键后结束。3、 特别需要注意的是，在锁定引脚后必须再通过MAX+plusll的 Co

30、mpiler选项，对文件从新进行编译一次，以便将引脚信息编如入下载 文件中。步骤7：编程下载 好，打开电源：首先将下载线把计算机的打印机口与目标板（如开发板或实验板）连接1、下载方式设定。选择MAX+plusll项及其中的编程器 Programmer选 项，跳出如图A3-18左侧所示的编程器窗口，然后选择Options项的Hardware Setup硬件设置选项，其窗口如图 A3-18左侧所示。在其下拉菜单中选 ByteBlaster（ MV）编程方式。此编程方式对应计算机的并行口下载通道，MV”是混合电压的意思，主要指对 ALTERA的各类芯核电压（如5V、3.3V、此项设置只在初次装软件后

31、第2.5V与1.8V等）的FPGA/CPLD都能由此下载一次编程前进行，设置确定后就不必重复此设置了compilerLomic 1口1刈厂Fiile： h addr.sufL编程目标畚件Device： EFTIOKIOLCO 4编程配澄下裁缝ExamineProgramual3E>aseChecksum： 000D4DB6FitterlimingSNFExti actorAssemblEr编程配宜文件.后履是$ OFartrlionerI n型 (j ) 匚orAjuratwn ctmiplsif1SlopOpen SCFAltplfts II -UBfer图A3-19 向EPF10K1

32、0下载配置文件2、下载。如图A3-19，点击Configure键，向EPF10K10下载配置文件，如 果连线无误，应出现图A3-19报告配置完成的信息提示。到此为止，完整的设计流程已经结束。VHDL文本输入的设计可参考 这一流程。Enter SyabolSymbol Name. |eAn_prictVDrict二二二二二二二二二 Je:mao<pliJs2nftaM2litj'kprim e: maxplus2knnaK2libmf e:ma«plu$2miaK2libnnegd_lpm创Directory is； e;m_prictSymbol Files:Direc

33、toiies:gadderID昭MegaWiiardPlug-In Managtr.Symbol Libraries:h_m 日 di： :nco:1 8s o-X图A3-20在顶层编辑窗中调岀已设计好的半加器元件步骤8设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计和功能检测 ， 并被包装入库。现在利用已设计好的半加器，完成顶层项目全加器的设 计，详细步骤可参考以上设计流程：1、仿照前面的 步骤2”，打开一个新的原理图编辑窗，然后在图 A3-20所示的元件输入窗的本工程目录中找到已包装好的半加器元件 h_adder，并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元 件h_ad

34、der双击，即刻弹出此元件内部的原理图。如图A3-20所示。2、 完成全加器原理图设计（图A3-21），并以文件名f_adder.gdf 存在同一目录中。3、将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。4、编译此顶层文件f_adder.gdf，然后建立波形仿真文件。5、对应f_adder.gdf的波形仿真文件如图A3-22所示，参考图中输 入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观 察输出波形的情况。6、 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。u3cowtsum图A3-21在顶层编辑窗中设计好全加器图A3-221位全加器的时序仿真波形设计流程归