四位二进制乘法器的设计与实现

1、11.实验目的设计一个乘法器，实现两个四位二进制数的乘法。两个二进制数分别是被乘数 A&A& 和乘数被乘数和乘数这两个二进制数分别由高低电平给出。乘法运算的结果即乘 枳由电平指示灯显示的二进制数。做到保持乘积、输出乘积，即认为目的实现，结束运算。2.总体设计方案或技术路线总体思路：将乘法运算分解为加法运算和移位运算 C 根据 Bi 的值决定部分积 P 与 A 相加或 与 0相加，之后移位，经过四次以上运算后得到最终的乘积。对于 4位乘法器而言， 设 A二 1011. B=1101.则运算过程可由下图所示。 从乘法运算过 程可知，乘法运算可分解为移位和相加两种子运算，而且是多次相

2、加运算，所以是一个累加 的过程。实现这-累加过程的方法是,把每次相加的结果用部分积 P表示，若 B中某-位 Bi=l, 把部分积 P 与 A相加后右移 1位：若 B中某一位 Bi=0,则部分积 P与 0 相加后右移 1位（相 当于只移位不累加）。通过 4次累加和移位，最后得到的部分枳 P就是 A与 B的乘积。10 11x 1 1 0 110 110 0 0 010 1110 111 0 0 0 1 1 1 1为了便于理解乘法器的算法，将乘法运算过程中部分枳 P的变化情况用图 3表示出来。 存放部分积的是一个 9位的寄存器，其最高位用于存放在做加法运算时的进位输出。先把寄 存器内容清零，再经过

3、4 次的加法和移位操作就可得到积。注意，每次做加法运算时，被乘 数 A与部分积的 P7F4位相加。设 A=1OU, B=UO1则结果如卜图所示四位二进制乘法器的设计与实现U!技术路线：实羚中，将乘法器电路分为三个部分分别设计，分别是时钟电路，乘法控制电 路，乘法运算电路。(1)时钟电路：由一个 D 触发器和一个非门组成，D 触发器为二分频接法。时钟电路共 产生反 CLK, CLK三个不同于原时钟 CP的时神，其中有是寄存器 1, 2的时钟，CLK 是寄存器3, 4的时钟，&R是计数器，控制端 D触发器的时钟。(2)乘法控制电路：由一个 D触发器，一个计数器和两个与非门组成。计算信号 S

4、 由数 据开关输入，终止信号i4由计数器产生，计算信号 S 通过D触发器产生控制信号 S 和备 控制信号 S 和终止信号 i，l 通过二输入与非门产生控制信号-M,控制信号 S, 控制信号-i4 和时钟 CLK 通过三输入与非门产生控制信号 Csl。控制信号 S 控制寄存 器 1, 2 和计数器的清零端，控制信号 K 控制寄存器 3 的 SL 寄存器 4 的 SO 和 SL 控制信弓-i4 控制寄存器 3的 SO,计数器的 EP和 ET,元件 K(三输入与门)的开启 与封闭，控制信号 Csl控制寄存器 1和 2 的 SK(3)乘法运算电路：由四个寄存器，一个加法器和四个元件K(三输入与门)组成

5、。被 乘数 A和 B 分别由寄存器 4 和 3 输入，乘积由寄存器 2 和 3 输出，加法运算由加法 器完成，移位运算由寄存器 1, 2和 3完成。3.实验电路图说明：被乘数 AAA&和乘数 B3B拘分别由寄存器 4和寄存器 3 的 A1A3A2A1 和 B1B3B2B1 在并行置数端置入。乘积由寄存器 2和寄存器 3的输出端 C8C7C6C5C4C3C2C1输出。CP为连 续脉冲时钟信号，频率可以自行设定。S 为计算信号,初始时为 0。寄存器 1 和寄存器 2 的 S0,计数器的LD,寄存器 3和寄存器 4的 Rd, D触发器的 Rd和 Sd均保持为 1状态，寄存 器 1的 ABC,

6、加法器的CO,寄存器 1 的 Dsr均接地。其余管脚不接。整体电路图：3C8 CT C6 C5C4 C3 C2 Cl4其中 K元件（实际为三输入与门）如卜所示AiBi-i4 Ai时钟电路图:CPCPDD 触发器Q 0O1 CLK -54,仪器设备名称、型号寄存器均选择 4 位多功能移位寄存器 74LS19L 加法器选用 4 位二进制超前进位加法器74LS283,计数器选用十六进制异步清零计数器 74LS161, D 触发器选用上升沿双 D触发器 74LS74,四输入与非门选用三个 74LS20,二输入与非门选用两个 74LS00,直流稳压电源， 实验箱，导线若干。5.理论分析或仿真分析结果1.

7、初始状态：A4A3A2A1和 B1B3B2B1均为 0, S 为 C,寄存器 1,寄存器 2,计数器均处于 清等等待状态，寄存器 3,寄存器 4 处于置数状态。此时可输入 A4A3A2A1 和 B1B3B2B1,将 会分别置入寄存器 3和寄存器 4o2,计算过程：(1)将 A和 B置入后， 在乘积电平指示灯显示 0000BABiB0g,即可按下 S键， 使其为 1, 计算开始。(2)第一个建时钟脉冲上升沿，寄存器 1 和 2置数.将第一次计算结果传递给输出端。(3)第一个CLK时钟脉冲上升沿，寄存器3右移，为下一次计算做准备。(4)第二个建时钟脉冲上升沿，寄存器 1 和 2右移，为卜一次计算做

8、准备。(5)第一个时钟上升沿，计数器加 1。(6)重复(2) (3) (4) (5)过程。(7)在 4 tCLK 时钟脉冲后，计算结束，电平指示灯 i4 亮，计算结束。电平指示灯显示为 八位二进制计算结果。此时，元件 K为关闭状态，寄存器 1, 2处于置数状态，寄存器 3处 于保持状态，使得输出结果保持为计算乘枳。仿真实验电路图及仿真实验结果：被乘数 A乘数 B乘积 P000100010000000100100010000001000100001000001000101011000111100011001100100100001011110110001111111111111110000166

9、.详细实验步骤及实验结果数据记录（包括各仪器、仪表量程及内阻的记录）被乘数 A乘数 B乘积 P00010001000000010010001000000100010000100000100000100100000010001000100001000000101111011000111111111111111000017.实验结论我所设计的乘法器工作良好、结果准确。几次运行均显示了正确的结果，并且运算时间 短，速度快，时钟频率可自主调节，易于控制。此外，实验电路可以简单改装实现轻松的高位乘法运算。其中对寄存器和终止指令 i4进行合理改变即可完成更高位乘法运算。其运行时间与四位乘法器差不多，呈线性

10、变化，即 n 位乘法器需运行 2“个 CP时钟脉冲的时间。对高位，多次乘法运算来说，计算速度快，运 行时间短。8 7UHMH78.实验中出现的问题及解决对策(1)问题*实验室没有八位移位寄存器，无法完成加法结果的整体寄存和移位?解决方案：采用两片 74LS194组合成八位移位寄存器(寄存器 1和 2)。(2)问题：八位移位寄存器需要在运算过程中不断进行置数，移位的改变?解决方案：引入时仲 CLK与 S, -i4通过与非门形成随时钟 CLK改变的控制信号 Csl,使移 位寄存器依次完成置数，移位的操作。(3)问题：当八位移位寄存器使用时钟 CP 时，由于时钟延迟的问题，八位移位寄存器中的 最低位

11、无法移入寄存器 3。解决方案：给时钟 CP加一个反相器，形成时钟既，保证八位移位寄存器(寄存器 1和 2) 置数后，寄存器 3 先进行移位操作，而后八位移位寄存器(寄存器 1和 2)在进行移位操作， 保证数据不会丢失。(4)问题：输入计算信弓 S的时间不确定，使运算无法稳定进行。解决方案：加入一个 D触发器，使 S只能在时钟反垢的上升沿输入，碑定了接下来的时钟顺 序必然为评L CLK1, CP2, CLK1. CP3, -CP8,CLK,使乘法运算顺利完整的进行。9.本次实验的收获和体会、对电路实验室的意见或建议体会：但凡是科研(姑且将本次设计看作是一次简单的科研)，必须投入一定量的 心血。为了完成这项设计，我几易其稿、呕心沥血、颇费心思地想了好几天。当最初的设想被实现了的时候，我感到无比的满足。数电是一门很有实践价值的课，通 过课上系统的知识积累，我发现即便是比较基础的电子、电路知识也可以造出来比较夏杂的 设备，当然这需要设计者的智慧和勤奋。看来平口生活中随处可见的电子产品，无不凝聚着 工程师、科研人员的汗水和努力。在设计的过程中，我遇到了很多困难，有的时候被困难压 得头疼，但是经过了与同学的讨论，许多困