二输入及门的设计

1、QuartusII实例演示(二输入与门的设计)一、实验目的1 .初步把握QuartusII软件;2 .熟悉把握FPGA的开发流程;3 .初步把握数字实验系统;二、QuartusII软件的具体设计步1 .成立文件夹在实验室上机时，要求在D盘成立一个自己姓名拼音的文件夹， 每次实验内容都在此文件夹下再成立一个文件夹，在那个二级文 件夹里寄存相应项目、程序文件、仿真波形文件等。2 .成立新工程(1)双击桌面上Quartus的图标，启动Quartus软件。(2)通过File => New Project Wizard*菜单命令启动新项目向导。(3)在随后弹出的对话框上点击Next按钮，继续。(4

2、)在 What is the working directory for this project 栏目 中设定新项目所利用的途径；在What is the name of this project 栏目中输入新项目的名字：vote ,点击Next按钮。(5)在这一步，向导要求向新项目中加入已存在的设计文件。因为 咱们的设计文件尚未成立，因此点击Next按钮，跳过这一步。(6)为本项目指定目标器件。(7)在这一步，能够为新项目指定综合工具、仿真工具、时刻分析 工具。在那个实验中，我利用Quartus的默许设置，直接点击Next 按钮，继续。(8)确认相关设置，点击Finish按钮，完成新项目创

3、建。3 .设计输入(1)咱们成立一个VHDL文件。通过File => New菜单命令，在随 后弹出的对话框当选择VHDL File选项，点击0K按钮。通过File => Save As命令，将其保留，并加入到项目中。(2)在VHDL界面输入两输入与门程序，然后通过File => Save As 命令保留。笆 a r d_2.vh d| cd 11 0| S3 |Horary ieee;use ieee.std_logic_116.all; encity and_2 is port(asin std_logic; b:in std_logic; y:out sLd_logic)

4、; end and 2;三architecture one of and 2 is9 begin y<=a and b; end cne;4 .综合和编译(1)选择 Processing =>Start Compilation,检查程序语法错误, 并生成RTL图。(2)执行 Tools =>Netlist Viewer =>RTL Viewe,生成 RTL 图。强 RTL Viewer° II s II 22 IPage TiUe:and_2 IPage 1 of1Hierarchy List白 and_2由 Primitives !曲 Pins由 Netsa

5、CZ>y-02)HZy5.模拟仿真(1)在File菜单下，点击New命令。在随后弹出的对话框中，切 换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。(2)进入波形编辑器窗口工具条.(3)指定模拟终止时刻。(4)此刻，咱们已经进入到波形编辑界面。在Edit菜单下，点击 Insert Node or Bus命令，或在结点名字区持续双击鼠标左键两 次，显现如下框图，点击框图中的Node Finder显现结点查找器窗口 搜索结点名。(5)在上面一个框图中点击Node Finder-按钮后，打开Node Finder对话框。点击List按钮

6、，列出电路所有的端子。点击»按 钮，全数加入。点击0K按钮，确认。(6)回到Insert Node or Bus对话框，点击OK按钮，确认。(7)编辑输入鼓励信号波形.选中a信号，在Edit菜单下，选择Value => Clock命令。在随后弹出的对话框的Period栏目中设 定参数为50ns,点击0K按钮，b信号同理。（8）功能仿真 =>Generate Functional Simulation NetlistoB.利用命令Processing=>Sinmlator Tool ,显现模拟器窗口。C.功能仿真波形如下:（9）时序仿真=>Generate Fu

7、nctional Simulation NetlisoB.利用命令Processing二>Simulator Tool ,显现模拟器窗口C.时序仿真波形如下：三、注意事项1、 不能将设计文件存入了根目录，并将其设定成工程，找不到工作库时,报错为：Error： Can, t open VHDL “WORK”。2、 文件后缀名不是.vhd,在设定工程后编译时，报错为Error：Linel, File e:half_adder:TDF syntax error,o3、 设计文件名与实体名不符时，如写成，编译时，报错为：Error:Linel, ,VHDL Design File " " must contain。4、 设计文件描述的语法错误，如每一个句子后没加分号ErrorVHDL syntax error at (5) near text ： ； expecting 二 or ") o5、 编译的成功为项目创建一个编程文件，能够保证了设计输入的大体正确性，不能保证该项目的逻辑关系的正确性，也不 能保证时序的正确性。6、 功能仿真没有时刻延迟，时序仿真会产生时刻延迟及毛刺VHDL语言正确，时序仿真不必然正确。7、 时序仿真和器件的真实特性相接近，必需在全程编译后才能进行时序仿真。8、 一样情形，咱们只进行时序仿真，而不进行功能仿真。因此在波形文