FPGA设计需注意的方方面面

1、fpga设计需注意的方方面面大多数先进fpga能够处理速度为数百兆赫兹的并行总线和具有工作在千兆赫兹范围的串行接口。以这么快的速度工作时，你需要了解信号完整性的原理，由于高频信号的处理睬给我们精确容易的数字世界带来一连串模拟设计问题。支配一些时光阅读fpga供给商提供的文献。即使你对某个器件或者供给商的信息已经烂熟于心，也有须要参考其他供给商提供的文档，由于不同公司的文档往往有不同的见解。你将会发觉在无数问题上不同的供给商拥有不同的观点，如什么会产生高速信号、切换信号之间可以存在多少时延而仍然可以认为它们是同时的等等。 fpga供给商的工具通常可以很好地执行一些基本的信号完整性分析，因此你必需

2、彻低了解你所获得的工具包的全部潜能。此外，目前市场上有几百种关于信号完整性和降噪的书。假如你是个新手或者需要一个进修课程，你可以考虑阅读douglas brooks编写的“信号完整性问题和pcb设计”。假如需要举行更深化的探讨，可以阅读howard johnson编写的“高速数字设计”。fpga可能会因为太多的高速sso而对系统中的信号(或其它fpga信号)带来严峻破坏，由于这会导致称为同时切换噪声(ssn)的噪声。ssn也叫做地反弹或vcc反弹，对于单端标准，ssn是在输出由低到高时提供瞬态和由高到低时汲取瞬态电流的过程中，由多个输出驱动器同时切换和导致器件电压与系统电压之间的变幻而引起的。

3、在高到低的转换引起地反弹时，由低到高转换也会导致vcc下降。因为通常安放在vcc和接地层之间，因此ssn典型地存在于这两个地方。由低到高改变时地反弹也有可能浮现。于是，sso变成了干扰信号，它会产生可能耦合到邻近信号的噪声。对于某个区域而言太多sso可能会导致电源的扰动。因为以下2个缘由，sso已经变成一个必需仔细对待的问题：1. 切换时光大幅下降；2. 过孔尺寸和走线宽度的减小加上更大的板厚度已经推高了板极，这将大幅增强浮现地反弹的可能性。更大的负载电容也可能导致ssn，虽然程度上会轻一点。当有效vcc低于期望值，从而导致i/o缓存的转换速度低于期望速度时，ssn也可能导致时序问题变得突出起

4、来。有几个办法可以减小ssn。有些器件只需通过限制i/o标准的挑选就可简化这个问题，但不是全部器件都能这么做。一些供给商建议将高速总线输出分布到囫囵裸片上，假如ssn是你唯一关注的问题，那么这肯定是一个很好的建议。不过，假如根据这个建议去做，有2个基本问题将会冒出来。首先，这可能会带来下游布通性问题，由于将信号散布到囫囵裸片上常常会引起更多的走线交错。而这就导致需要更多的信号布线层。第二，大多数设计在散布信号前也要求举行认真讨论，由于当一个总线散布到特定的块或区外时会引起块/区间的兼容性问题。因此，假如你能在考虑布通性的同时，当心地将一个较小的总线分布到一个或两个块/区域内，那么系统将会工作得

5、很好。假如你被一个具有相邻高速切换输出的设计所困扰，有好几种技术能协助你解决潜在的ssn问题。首先对你的设计举行合适的布局和去耦合。对于去耦合，用法距离尽可能近的电源和地平面向，中间用一个smt电容隔开。用法smt电容举行去耦合也有助于减小电感，而电感是产生系统噪声的一个主要因素。假如你仍然觉得需要用法去耦电容(为了减小ssn)，应当使得这些电容的位置尽可能逼近高速输出引脚。altera的一项讨论发觉，假如这些电容到引脚的距离大于1英寸，在用法适当的smt电容去退耦时，这些电容变得效率极低。其他减小ssn或者其可能产生影响的建议包括：避开将敏感信号(复位、时钟和使能等)位于sso附近；可能时，

6、用法较小偏移的输出和用法最低电感的过孔；通过在合适位置插入延时使得输出信号交替浮现。即使已经完成了pcb的生产，这个建议仍然可以应用。参考将被衔接到fpga上的器件的相关资料。对于每个器件，确定最大输入低电压门限(单位毫伏)。这是fpga驱动该器件需要的最大电压，所以该设备仍然可以检测到一个有效规律低状态(最大vil值)。同样，还要确定器件可以容忍且能继续工作的最大输入负脉冲信号(单位毫伏)。在某些状况下，最大容许的地反弹可能不是或者不仅是以上给出的值。而是要通过获得最大输入低电压门限的最小值、最大输入负脉冲信号、或者全部器件的最大地反弹来确定最大的系统地反弹。然后，按照具有相像负载特点的网络

7、衔接的数目和种类对类似的fpga总线举行分组。接着讨论每个部分、区域或者块的电源和接地引脚数目，还有对于所用法的每个i/o标准，每个电源和接地管脚对所允许的sso数目。这些数目可以用于计算每个组的总电容负载和每个输出驱动的电容，以确定可以容忍的sso最大值。你也应当询问供给商以确定基于每个块和每一对块你是否超过了推举的sso数目，前提是供给商已经讨论了这些问题。同时，由于有多个因素会导致ssn，所以最好建立一个具有内置抗噪声性能的鲁棒系统。否则，就用法针对每个引脚限制i/o标准的器件，这样就可以削减可能的ssn问题。差分信号在fpga设计中，你可能会发觉对差分信号的处理存在最多的争议。类似于ssn，最好从供给商、书籍和用户群获得尽可能多的信息。同时，在确定某个计划前询问你的布局部门以了解他们推举的建议和信息。主要争辩开头于差分信号对是否应当采纳宽边耦合还是边缘耦合，以及每对之间到底应当存在多少耦合。答案通常是“按照详细状况确定”，所以需要举行详细讨论。假如你不能确定对于一个单端信号为什么需要挑选差分i/o标准，答案很容易。用法差分信号，你几乎可以彻低控制信号的回路。由于这是信号对的一部分，而且理论上在任何一个接地(或者电源)平面上不应当浮现来自信号对的电流。这里假设走线对具有相等长度，布设在相邻区域且间距不变，走