QuartusII开发环境简介

1、Quartus II 开发环境简介. Quartus II 概述Quartus II是Altera提供的FPGA/CPLM发集成环境，Altera是世界最大可编程 逻辑器件供应商之一。Quartus II在21世纪初推出，是Altera前一代FPGA/CPL扉成 开发环境 MAX+plus II 的更新换代产品，其界面友好，使用便捷。在Quartus II 上可以完成设计输入、HDL综合、布线布局(适配)、仿真和下载和硬件测试等流程，它提供 了一种与结构无关的设计环境， 使设计者能方便地进行设计输入、 快速处理和器件编程。Altera 的 Quartus II 提供了完整的多平台设计环境， 能

2、满足各种特定设计的需要，也是单芯片可编程系统(SOPC设计的综合性环境和SOPC开发的基本设计工具，并为AlteraDS川发包进行系统模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL、 Verylog 的设计流程，其内部嵌有VHDL、 Verilog 逻辑综合器。 Quartus II也可以利用第三方的综合工具，如 Leonardo Spectrum 、 Synplify Pro 、 FPGAComplier II ，并能直接调用这些工具。同样， Quartus II 具备仿真功能，同时也支持第三方的仿真工具，如 ModelSim。此外，Quartus II 与MATL

3、A序口 DSP Builder结合，可以进行基 于FPGA勺DSP系统开发，是 DSP硬件系统实现的关键EDAT具。Quartus II 包括模块化的编译器。 编译器包括的功能模块有分析/ 综合器 (Analysis& Synthesis ) 、 适配器 ( Filter ) 、 装配器 ( Assembler ) 、 时序分析器( Timing Analyzer ) 、设计辅助模块(Design Assistant )、EDA网表文件生成器(EDA Netlist Writer )和 编辑数据接口( Complier Database Interface )等。可以通过选择Start

4、 Complication来运行所有的编译器模块，也可以通过选择 Start 单独运行各个模块。还可以通过选择 Complier Tool ( Tools 菜单) ， 在 Complier Tool 窗口中运行该模块来启动编辑器模块。在 Complier Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗 口。此外， Quartus II 还包含许多十分有用的LPM( Library of Parameterized Modules )模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在Quartus II普通设计文件一起使用。Altera提供的

5、LPM函数均基于Altera器件的结 构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera 特定器件的硬件功能。例如各类片上存储器、DSP模块、LVDS驱动器、PLL以及SERDES和 DDIO 电路模块等。图 1-1 中所示的上排是Quartus II 编译设计主控界面，它显示了 Quartus II 自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编(装配) 、时序参数提取以及编程下载几个步骤。在图 1-1 下排的流程框图，是与上面的Quartus II设计流程相对照的标准的EDA开发流程。Quartus II编译器支持的硬件

6、描述语言有VHDL支持VHDL 87及VHDL 97标准)、Verilog HDL及AHDL(Altera HDD, AHDL> Altera 公司自己设计、制定的硬件描述语 言，是一种以结构描述方式为主硬件描述语言，只有企业标准。Quartus II允许来自第三方的EDIF文件输入，并提供了很多EDA软件的接口，Quartus II 支持层次化设计， 可以在一个新的编辑输入环境中对使用不同输入设计方式 完成的模块(元件)进行调用，从而解决了原理图与HDL混合输入设计问题。在设计输入之后， Quartus II 的编译器将给出设计输入的错误报告。 Quartus II 拥有良好的设 计输

7、入定位器，用于确定文本或图形设计中的错误。对于使用 HDL 的设计，可以使用 Quartus II 带有的 RTL Viewer 观察综合后的 RTL 图。在进行编译后，可对设计进行时 序仿真。在作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。编译和仿真经检测无误后，便可以将下载信息通过Quartus II提供的编程器下GW48PK2是最新产品。该系统的实验电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化一一重配置。这种“多任务重配置”设计方案

8、的目的有 3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件;3、适应更多的不同封装的 FPG喇CPL湍件。本实验室为 GW48PK2开发系统，它包含 GW48-GK!（统全部配置和功能，并增加 40P 单片机接口实验模块、0.5Hz-100MHz标准时钟源，和128X64点阵LCD液晶显示屏，含液晶 显示驱动电路、接口控制电路、负压发生器件和显示缓冲 RAM®,可以十分方便地显示信号 波形、瞬态信号、汉字、图象、表达式、各种字母符号、数字等等。特别适合于需要大信息 量显示的EDAe SOC验、现代计算机组成原理实验、基于EDA的DSP实验、基于 SOPM嵌入式系统实

9、验及各类 IP核的验证等等；也牛I别适合于基于EDA的创新实验开发。三.使用步骤1 .新建一个工程，注意顶层设计实体名必须与顶层文件名一致.图1-3新建一个工程2 .选择目标芯片类型.康芯实验箱（GW48-PK2）使用的是EP1K30TC144-3目标芯片，其它选项采用默认设置。图1-4选择目标芯片类型3 .新建一个 Verilog 文档，如图1-5.图1-5 新建一个 Verilog 文档4 .编辑文档.注意模块名必须与项目名一致.当文档编辑完成后，先进行保存，然后才能进行编译。图1-6编辑文档5 .对编辑好的文档进行完全编译，如图 1-7.图1-7完全编译在完全编译情况下，Quartus

10、II进彳f 4项工作:Analysis & Synthesis 、Fitter 、Assembler、和Timing Analysis ,并给出相映的信息报告，还可以通过选择Start单独运行这四个模块。如果有错误产生，可在错误信息报告栏里双击某一错误信息，在程序中确定错误位置，对其进行修改，然后重新保存、编译，直到成功为止。6 .Quartus II时序仿真当文档编译成功后，可进行时序仿真，以检测设计的程序是否符合要求。具体方法如图1-8.图1-8时序仿真7 .在Quartus II上通过时序仿真后，还需将程序下载到目标芯片中进行硬件测试.本实验使用的芯片是 EP1K30TC144-

11、3,引脚绑定如图1-9所示.第一种方法：单击进入引脚分配界面，弹出右边的选项框双击To下的空白处弹出下拉菜单，并选择相应的引脚根据白皮书EDA/SOP破术实验讲义P142, “适用于Quartus n的部分引脚对照表”中， 选才i GWAK30/50EP1K30/20/50TQC144的信号名与引脚号， 根据P133-P138所选取的工作 模式及引脚确定引脚号.工作模式的选定以方便引脚绑定为准.引脚绑定完成后，需要保存，并重新编译一次.第二种方法： 单击Pin Planner 进入引脚分配界面Processing Tools 工indo y Davict.3 6rts图 1-9 ,展Qu册能Iff f苫程序下载引i挪射有1 ：军苗掠存、再次编译: 叩卡载亮面选择中载电酗陋 JTAGH采取引脚托拽的方法进行引脚分配，信号名和引 脚的对应同上.引脚绑定示意图方可下载到可编麋油炉.具件操作如乱rJB。.0如氧！电缆桶】JTAGB通择好后-，打开实验箱电源Remove As：i gjtmexits. . .图 1-10 Quartus II二；,选生模式 ",.设置各珏关4 X电330 1力匚力卫中 L»