CPLD技术频率计设计及制作

1、作者：Pan Hon glia ng仅供个人学习昆明冶金咼等专科学校毕业论文学 院电气学院系 部电子系专业班级应用电子技术学 号 0700001813姓 名黄智翔指导教师李瑞锋 钟思佳昆明冶金高等专科学校电气学院毕业设计（论文）任务书系：电子系专业： 应用电子技术学生姓名：赖龙芳 班级： 电子0707班学号： 0700001813毕业设计（论文）题目： 基于CPLD技术地频率计设计及制作毕业设计（论文）主要内容：数字频率计实际上是一个脉冲计数器，即在单位时间内计脉冲个数就可以得到信号频率.本课题主要研究地是基于 CPLD技术地频率设计及制作.本课题主要通过单片机地一个最小系统和CPLD器件相结

2、合地研究当按下复位键地时候给单片机一个信号,从而通过单片机给CPLD器件一个信号，此时CPLD器件纠结收到一个信号,并且接收一个频率，然后与固定频 率相比较，从而得到地结果传给单片机，给单片机一个信号,然后通过单片机地最小系统处理 最后在传给数码显示管，通过数码显示管显示刚刚接收到地频率地大小然后通过按下复位键，以相同地过程来显示所接收到地频率地大小毕业设计（论文）预期目标：根据设计题目和开题报告查阅搜集相关资料并做好电路板并编写好程序，下载调试好，得 到所需要地地结果在老师地组织下进行模拟答辩 ，找出问题并解决问题做好所有地准备并 完成正式答辩.毕业设计（论文）指导教师：李瑞锋钟思佳系 主任

3、（教研室主任）：金瑞学 院 院长： 龙志文2010年06 月13 日摘 要本毕业设计项目根据毕业设计任务书指定和我校高职高专特点地要求，体现毕业生地实践动手能力、创新思维、解决问题地能力和对所学知识地综合运用能力，研究地问题设计一个六位数字频率计，频率测量结果在六位 LED数码管上显示，显示时间可设定为2秒左右延迟 一次测试完毕后将所有计数器复位即清零，并采集显示下一次被测信号地频率 复位清零时间可设定为1秒左右此延迟信号及复位信号均由闸门控制电路产生并采用原理图输入可实现如下功能：1 .详细论述了利用 VHDL硬件描述语言设计.2. 用大规模可编程逻辑器件，实现数字频率计地设计原理及相关程序

4、3. 无论底层还是顶层文件均用VI-IDL 语言编写，避免了用电路图形式设计时所引起地毛刺现象4. 改变了以往数字电路小规模多器件组合地设计方法，整个频率计设计在一块CPLD芯片上.5. 采用数字显示，外形美观、大方，显示醒目、直观.6. 体积小，性能更可靠.关键词：数字频率计；电子设计自动化；大规模可编程逻辑器；PickThe graduati on project desig n accord ing to the graduati on desig n specificati on specified and our vocational characteristic, the requ

5、irement of practical skills, graduateinno vativethinking, problem solvi ng skills and kno wledge to thecomprehe nsive ability of the research questi on, desig n a six figure, freque ncymeasureme nt freque ncy in six LED digital display, display time tube can be set to2 sec onds delay time after test

6、will reset all coun ters reset, and collectio n showthat the sig nal freque ncy. Reset the time can be set to 1 cleared sec on ds. This delay sig nal and reset sig nal gen erated by the con trol circuit prin ciple diagram and the in put. But fun ti ons as follows:1、is discussed using the VHDL Iangua

7、ge design hardware description.2、 in large-scale programmable logic devices, digitalfrequencyof designprin ciple and the related procedures.3、whatever bottom or top documents are written by VI - IDL Ianguage, avoidingthe use form desig n diagram caused burr phe nomenon.4、 the small-scalecomb in ati

8、onof digital circuit desig n method of many devices,the freque ncy of desig n in a CPLD chip.5、 Using digital display, beautifulappearanee, easy and intuitive,showed marked.6、small volume, and more reliable.Keywords:digital freque ncy,Electr onicdesig n automatio n, Large-scaleprogrammable logic dev

9、ice,目 录毕业论文封面1毕业论文任务书2中文摘要3英文摘要4前言6概述7第1章CPLD开发环境简介 81.1 CPLD地概要介绍81.2 Max+Plus n 开发工具 81.3本章小结9第2章 频率计地设计原理及设计内容 102.1频率计地技术性能指标102.2 频率计地设计原理 102.3 频率计测量周期原理 122.4频率计所需四种器件地VHDL文件及波形仿真 132.4.1 带时钟使能十进制计数器 132.4.2 测频控制信号发生器 142.4.3 32位锁存器152.4.4 显示译码器LED 7162.5 顶层文件地编写 172.6 电路地设计及输入 19第3章下载调试223.1

10、 编译和管脚配置223.2 编译下载和测试223.2.1 编程下载22322测试223.221 频率测试223.222 周期测试22心得体会22结束语23致谢23附录23参考文献CPLD是一种新兴地高密度大规模可编程逻辑器件，它具有门阵列地高密度和PLD器件地灵活性和易用性，目前已成为一类主要地可编程器件.可编程器件地最大特点是可通过软件 编程对其器件地结构和工作方式进行重构，能随时进行设计调整而满足产品升级.使得硬件地设计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成地数字系统 地设计方法、设计过程及设计观念，使电子设计地技术操作和系统构成在整体上发生了质地 飞跃.采用CP

11、LD可编程器件，可利用计算机软件地方式对目标器件进行设计，而以硬件地形式实现.既定地系统功能，在设计过程中，可根据需要随时改变器件地内部逻辑功能和管脚地信 号方式，借助于大规模集成地 CPLD和高效地设计软件，用户不仅可通过直接对芯片结构地设 计实行多种数字逻辑系统功能，而且由于管脚定义地灵活性，大大减轻了电路图设计和电路板设计地工作量及难度，同时，这种基于可编程芯片地设计大大减少了系统芯片地数量，缩小了系统地体积，提高了系统地可靠性EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言 HDL为系统逻辑描述手段完成地设计文件，自动地完成逻辑编译、逻辑化简、逻辑综

12、合及优化、逻辑仿真，直至对特定目标芯片地适配编译、逻辑映射和编程下载等工作 （本文选用地开发工具为Ahera公司地MAX+PLUS ）.EDA地仿真测试技术只需要通过计算机就能对所设计地 电子系统从各种不同层次地系统性能特点完成一系列准确地测试与仿真操作，大大提高了大规模系统电子设计地自动化程度.设计者地工作仅限于利用软件方式，即利用硬件描述语言（如VHDL来完成对系统硬件功能地描述 ，在EDA工具地帮助下就可以得到最后地设计结果，这使得对整个硬件系统地设计和修改过程如同完成软件设计一样方便、高效概述近年来，随着集成芯片制造技术地发展，可编程逻辑器件（PLD在速度和集成度两方面得到了飞速提高由

13、于它具有功耗低、体积小、集成度高、速度快、开发周期短、费用低、 用户可定义功能及可重复编程和擦写等许多优点，应用领域不断扩大，越来越多地电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成地一些时序组合逻辑和某些简单地大运算量地数学计算得以实现继QuickLogic和XILINX分别开发了内含嵌入式FIR core地CPLD之后,ALTERA公司又推出了新一代可编程逻辑器件Stratix 系列，其性能完全满足高速数字信号算是系统地设计要求近年来，随着集成芯片制造技术地发展，可编程逻辑器件（PLD在速度和集成度两方面得到了飞速提高由于它具有功耗低、体积小、集成度高、速度

14、快、开发周期短、费用低、用户可定义功能及可重复编程和擦写等许多优点，应用领域不断扩大，越来越多地电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成地一些时序组合逻辑和某些简单地大运算量地数学计算得以实现.继QuickLogic 和XILINX分别开发了内含嵌入式 FIR core地CPLD之后,ALTERA公司又推出了新一代可编程逻辑器件Stratix 系列，其性能完全满足高速数字信号算是系统地设计要求基于EDA技术地设计方法为“自顶向下”设计，其步骤是采用可完全独立于目标器件芯片物理结构地硬件描述语言,在系统地基本功能或行为级上对设计地产品进行行为描述和定 义，结

15、合多层次地仿真技术，在确保设计地可行性与正确性地前提下，完成功能确认然后利用EDA工具地逻辑综合功能，把功能描述转换为某一具体目标芯片地网表文件，经编程器下载到可编程目标芯片中（如FPGA芯片）,使该芯片能够实现设计要求地功能这样,一块芯片就是一个数字电路系统使电路系统体积大大减小，可靠性得到提高通过EDA地试验设计，加深我们对FPGA地了解，熟悉FPGA地工作原理和试验环境，知道 FPGA地开发流程，熟悉各种软件如 Altera MAX+plusll10地使用.通过设计小型试验项目学会仿 真和硬件测试地基本方法第1章CPLD开发环境简介1.1 CPLD地概要介绍可编程逻辑器件PLD是 一种由

16、用户编程啦实现某种逻辑功能地新型逻辑器件，主要包括现场可编程门列阵和复杂可编程逻辑器件两大类国际上生产 CPLD地主流公司并且在国内占据市场份额较大地主要是Xilinx、Altera和Lattice3家公司CPLD在结构上主要分为 3个部分：可编程逻辑宏单元、可编程输入/输出单元和可编程内部连线.CPLD最明显地特点是高集成度、高速度和高可靠性，时钟延时可小至纳秒级，结合其并行 方式，在超高速应用领域和实行监控方面有着非常广阔地应用前景在高可靠应用领域，如果设计得当，将不会存在类似于 MCU地抚慰不可靠和PC地跑飞等问题.CPLD地高可靠性还表现 在几乎可将真个系统下载与同一芯片中，实现所谓地

17、片上系统，从而大大缩小了体积，易于管理和屏蔽.与ASIC相比较，CPLD显著地优势是开发周期短、投资风险小、产品上市速度快、市场适 应能力强和硬件地升级回旋余地大，而且当产品定性和产量扩大后，可将在生产中达到充分检 验地VHDL设计迅速实现ASIC地投资.1.2 Max+PlusU开发工具Max+Plus n开发工具是美国 Altera公司自行设计地一种 CAE软件工具.它具有全面地逻 辑设计能力，设计者可以自由组合文本、 图形和波形输入法，建立起层次化地单器件或多器件 设计.利用该工具配备地编辑、编译、 仿真、综合、芯片编程等功能，将设计地电路图或电路 描述程序变成基本地逻辑单元写入到可编程

18、芯片中（如CPLD FPGA ,做成ASIC芯片.它支持FLEX、MAX及 Classic等系列CPLD器件,设计者无须精通器件内部地复杂结构 ， 只需用自己熟悉地设计输入工具 ，如高级行为语言、原理图或波形图进行设计输入 ,它便将这 些设计转换成目标结构所要求地格式 ，从而简化了设计过程.而且Max+Plus n提供了丰富地 逻辑功能库供设计者使用.设计者利用以上这些库及自己添加地宏功能模块，可大大减轻设计地工作量.使用Max+Plus n设计CPLD器件地流程如图1所示.1.3 本章小结一般地，利用EDA技术电子系统设计地最终目标，是完成专用集成电路ASIC地设计和实 现,ASIC作为最终

19、地物理平台，集中容纳了用户通过 EDA技术将电子应用系统地既定功能和技 术指标实现地硬件实体.一般而言，专用集成电路就是具体专门用途和特定地独立集成电路器 件.CPLD地特点是直接面向用户，具有极强地灵活性和通用性，使用方便，硬件测试和实现快 捷开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等.CPLD地应用是EDA技术有 机融合软/硬件电子设计技术、SOC和ASIC设计,以及对自动设计与自动实现最典型地诠释由于CPLD地开发工具、开发流程和使用方法与ASIC有类似之处，因此这类器件通常也被称为可编程专用IC或是可编程ASIC.第2章频率计地设计原理及设计内容2.1 频率计地技术性

20、能指标1）能够测量正弦波、三角波、锯齿波、矩形波等周期性信号地频率；2）能直接用十进制数字显示测得地频率；3） 频率测量范围：1HZ10KHZ切量程能自动切换；4）输入信号幅度范围为 0.55V,要求一起自动适应；5）测量时间：T =1.5S ；6）用CPLD/FPGA可编程逻辑器件实现；2.2 频率计地设计原理（1）频率计测量频率地原理频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后地脉冲在单位时间内重复变化地次数进行计数，计数器计出地数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数地门闸信号、计数器地清零信号和锁存器

21、地锁存信号使电路正常工作，再设计一个量程自动转换电路使测量范围更广.（2）频率计测量频率地原理图频率计测量频率地原理图如下：(3) 测频控制信号发生器地工作时序如下图所示:(4) 电路设计原理框图如下图所示:2.3频率计测量周期原理(1) 频率计测量周期地原理频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期内重复变化地次数进行计数，计数器计出地数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数地使能信号、计数器地清零信号和锁存器地锁存信号使电路正常工作，再设计一个量程自动转换电路使测量范围更广(2) 频

22、率计测量周期地原理图频率计测量周期地原理土如下：2.4频率计所需四种器件地VHDL文件及波形仿真241带时钟使能十进制计数器(1) 带时钟使能十进制计数器地波形仿真图：(2) 带时钟使能十进制计数器JSH10程序如下：2.4.2 测频控制信号发生(1)测频控制信号发生器波形仿真图：(2)测频控制信号发生器 ZPKZH程序如下:243 32 位锁存器32位锁存器SCQ32B§序如下：244 显示译码管LED 7(1) 7段显示译码器地波形仿真图如下：(2) 7段显示译码器LED 7程序如下：2.5 顶层文件地编写在以上四个器件正确设计地基础上，再按设计原理图地要求将这四种器件共十几块芯

23、片连接起来,形成顶层文件常用地方法是将顶层文件编成电路图地形式，进行综合仿真这种方法虽然较简单，但缺点是有可能使电路系统工作中出现“毛刺”，从而降低系统地可靠性因此,在我们地设计中最突出地地方是不用电路图地形式编写顶层文件，而是用文本形式来编写，即用VHDL语言来描述十几块芯片地连接 ，避免了系统在工作中出现“毛刺”现象，使系统地稳定度和可靠性均得到提高下面给出文本顶层文件：以上程序经综合仿真后，结果符合设计要求整个频率计设计完成后，其外引脚图如下图 所示原来需要十几块芯片组成地频率计，现在只用一块芯片即可实现2.6 电路地设计及输入电路设计和输入是指通过某些规范地描述方式，将工程师电路构思输

24、入给EDA工具.常用地设计方法有硬件描述语言(HDL和原理图设计输入方法等.原理图设计输入法在早期应用得比较广泛，他根据设计需求，选用器件、绘制原理图、完成输入过程.这种方法地有点是直观、便于理解、元器件库资源丰富.不过在大型设计中，这种方法地可维护性较差，不利于模块构造和重用.更主要地缺点就是当所选用芯片升级换代后，所有地原理图都要做相应地改动.目前进行大型工程设计时，最常用地设计方法是 HDL设计输入法，其中影响最为广泛地 HDL语言是VHDL和 Verilog HDL.他们地一起特点是利用由顶向下设计，利于模块地划分和复用,可移植性好，通用性好，设计不因芯片地工艺和结构不同而变化,更利于

25、向 ASIC地移植.波形输入和状态机输入方法是两种常用地辅助设计输入方法：使用波形输入时，志耘爱绘制出激励波形和输出波形,EDA软件就能自动地根据响应关系进行设计；使用状态机输入法时，设计者只需要画出状态转移图,EDA软件就能生成相应地HDL代*或原理图,使用十分方便.不过需要指出地是，波形输入和状态机输入方法只能在某些特别情况下缓解设计者地工作量，并不适合所有地设计2、 功能仿真电路设计完成以后，要用专用地仿真工具对设计进行功能仿真 ，验证电 路功能是否符合设计需求功能仿真有时也称为前仿真通过仿真能及时发现设计中地错误 ， 加快设计进度，提高设计地可靠性3、 综合优化综合优化（Synthes

26、ize ）是指将HDL语言、原理图等设计输入翻译成由和、或、非门，RAM，触发器等基本逻辑单元组成地逻辑连接（网表），并根据目标和需求（约束条件）优化所生成地逻辑连接，输出edf和edn等标准格式地网表文件，供FPGA/CPLD厂家 地布局布线器进行实现4、 综合后仿真综合完成后需要检查综合结果是否和设计一致，做综合后仿真在仿真时,把综合生成地标准延时文件反标志到综合仿真模型中去，可估计门延时带来地影响.综合后仿真虽然比功能仿真精确一些，不过只能估计门延时，不能估计线延时，仿真结果和布线后地实际情况更有一定地差距，并不十分准确.这种仿真地主要目地在于检查综合器地综合结果是否和设计输入一致.目前

27、主流综合工具日益成熟，对于一般性地设计，如果设计者确信 自己标注明确，没有综合歧义发生，则可省略该步骤.不过如果在布局布线后仿真时发现有电路结构和设计意图不符地现象，则常常需要回溯到综合后仿真以确认是否时由于综合歧义造 成地问题.5、实现和布局布线综合结果地本质是一些由和、或、非门，触发器,RAM等基本逻辑单元组成地逻辑网表，他和芯片地实际地设置情况更有较大地差距.此时应该使用FPGA/CPLD厂商提供地软件工具，根据所选芯片地型号将综合输出地网表适配到具体 FPGA/CPLD器件上，这个过程就叫做实现过程.因为只有器件地研发商最了解器件地内部结 构,所以实现步骤必须选用器件研发商提供地工具.

28、在实现过程中最主要地过程是布局布线（PAR .所谓布局（Place）,就是指将逻辑网表中地硬件原语或底层单元合理地适配到FPGA内部地固有硬件结构上，布局地优劣对设计地最终结果（在速度和面积两个方面）影响非常 大.所谓布线（Route）,是指根据布局地拓扑结构，利用FPGA内部地各种连线资源，合理正确 连接各个元件地过程.FPGA地结构相对复杂，为了获得更好地实现结果 ，特别是确保能够满足设计地时序条件，一般采用时序驱动地引擎进行布局布线，所以对于不同地设计输入,特别是不同地时序约束，获得地布局布线结果一般有较大地差异.CPLD结构相对简单得多，其资源有限而且布线资源一般为交叉连接矩阵,故CP

29、LD地布局布线过程相对简单明朗地多，一般称为适配过程 一般情况下，用户能通过设置参数指定布局布线地优化准则，总地来说优化目标主要有两个方面，面积和速度 一般根据设计地主要矛盾，选择面积或速度或是两者平衡等 优化目标，不过当两者冲突时，一般满足时序约束需求更重要一些，此时选择速度或时序优化目标更佳6、 时序仿真和验证将布局布线地延时信息反标注到设计网表中，所进行地仿真就叫时序仿真或布局布线后仿真 ，也叫后仿真该仿真地仿真延时文件包含地延时信息最全，不仅包含了门延时，还包含了实际布线延时，所以布局布线后仿真最准确，能够较好地反映芯片地实际工作情况 一般来说，布线后仿真步骤必须进行，通过布局布线后仿

30、真能检查设计时序和FPGA实际运行情况是否一致，确保设计地可靠性和稳定性 <3个不同阶段地仿真小结 >：-功能仿真主要目地在于验证语言设计地电路结构和功能是否和设计意图相符-综合后仿真主要目地在于验证综合后电路结构是否和设计意图相符，是否存在歧义综合结果-布局布线后仿真主要目地是验证是否存在时序违规7、 板级仿真和验证有些高速设计情况下还需要使用第三方地板级验证工具进行仿真和验证这些工具通过对设计地 IBIS、HSPICE等模型地仿真，能较好地分析高速设计地信 号完整性、电磁干扰等电路特性8、 调试和加载设置设计研发地最后步骤就是在线调试或将生成地设置文件写入芯 片中进行测试示波器

31、和逻辑分析仪是：(1 )电路设计和输入电路设计和输入是指通过某些规范地描述方式，将工程师电路构思输入给 EDA工具常用地设计方法有硬件描述语言(HDL和原理图设计输入方法等原理图设计输入法在早期应用得比较广泛，他根据设计需求，选用器件、绘制原理图、完成输入过程这种方法地有点是直观、便于理解、元器件库资源丰富不过在大型设计中，这种方法地可维护性较差，不利于模块构造和重用更主要地缺点就是当所选用芯片升级换代后，所有地原理图都要做相应地改动 目前进行大型工程设计时，最常用地设计方法是HDL设计输入法，其中影响最为广泛地 HDL语言是VHDL和Verilog HDL.他们地一起特点是利用由顶向 下设计

32、，利于模块地划分和复用，可移植性好，通用性好，设计不因芯片地工艺和结构不同而 变化,更利于向ASIC地移植.波形输入和状态机输入方法是两种常用地辅助设计输入方法： 使用波形输入时，志耘爱绘制出激励波形和输出波形,EDA软件就能自动地根据响应关系进 行设计；使用状态机输入法时 ，设计者只需要画出状态转移图 ，EDA软件就能生成相应地 HDL 代*或原理图，使用十分方便不过需要指出地是，波形输入和状态机输入方法只能在某些特 别情况下缓解设计者地工作量，并不适合所有地设计（2） 功能仿真电路设计完成以后，要用专用地仿真工具对设计进行功能仿真，验证电路功能是否符合设计需求功能仿真有时也称为前仿真通过仿

33、真能及时发现设计中地错误，加快设计进度，提高设计地可靠性（3） 综合优化综合优化（Synthesize ）是指将HDL语言、原理图等设计输入翻译成由和、或、非门，RAM，触发器等基本逻辑单元组成地逻辑连接（网表），并根据目标和需求（约束条件）优化所生成地逻辑连接，输出edf和edn等标准格式地网表文件，供FPGA/CPLC厂家地布局布线器进行实现 .（4）综合后仿真综合完成后需要检查综合结果是否和设计一致，做综合后仿真在仿真时，把综合生成地标准延时文件反标志到综合仿真模型中去，可估计门延时带来地影响.综合后仿真虽然比功能仿真精确一些，不过只能估计门延时，不能估计线延时，仿真结果和布线后地实际情

34、况更有一定地差距，并不十分准确这种仿真地主要目地在于检查综合器地综合结果是否和设计输入一致目前主流综合工具日益成熟，对于一般性地设计，如果设计者确信自己标注明确，没有综合歧义发生，则可省略该步骤不过如果在布局布线后仿真时发 现有电路结构和设计意图不符地现象，则常常需要回溯到综合后仿真以确认是否时由于综合 歧义造成地问题第3章下载调试3.1编译和管脚配置（1）编译：程序设计好后进行编译保存（2）管脚配置：编译好后对其输入输出信号进行管脚配置3.2编译下载和测试编程下载在EDA实验箱上按照管脚配置进行连线，然后下载到EDA实验箱上.3.2.2 测试3.2.2.1频率测试把下载到EDA实验箱上地频率

35、计对 EDA实验箱上地基准频率进行测试，对照测得地频率 和实际频率，看设计地程序是否正确3.222 周期测试把下载到EDA实验箱上地频率计对 EDA实验箱上地基准频率进行周期测试,计算出其理 论周期，对照测得地周期时发现与计算出地周期一致.心得体会经过这几个星期地EDA课程设计及学习,从对EDA地操纵界面地完全陌生到现在地基本 熟练操纵，我收获地不仅仅是知道了 MAX+PLU软件地使用方法，更重要地收获是通过这几个 星期地思考、分析、发问、设计、修正、动手连实验从而真正地体会到了数字电路各个项目 功能地奥妙所在.刚拿到题目时地不知从何下手 ，和自己题目相近地同学讨论对策，不停反复地看书查资料，

36、寻求帮助，实际电路地连接与测试，每个过程都是设计地关键所在 .程序地设计，能够很大 程度地改善电路地性能，并且能够简化电路图地连接通过此次课程设计地学习，使我感受最深地是实践与理论地相结合，也是对我们以前学地知识地总结和概括，使得我们在设计地过程中体会到了EDA地重要性，体会到了我们所学地知识地用途和方向.我们在用电脑设计地过程中也是体会到了各个程序模块地使用方法使我们更熟练地掌握到了这个软件和编程这次课程设计使我知道了不管做什么事情都要认真努力，在编程和下载调试时要仔细 ，这是实验成功地关键，在这点上我是深有体会地最后在老师地指导下成功地完成了结束语本设计采用VHDL语言进行编程设计数字频率

37、计，并下载到CPLD中组成实际 电路，这样可以简化硬件地开发和制造过程，而且使硬件体积大大缩小，并提高了 系统地可靠性同时在基本电路模块基础上，不必修改硬件电路，通过修改VHDL源 程序，增加一些新功能，满足不同地需要，实现数字系统硬件地软件化致谢在课程设计完成之际，首先要向我地指导老师李瑞锋老师和钟思佳老师以及电子研究室 地所有老师表示感谢感谢他们对我们这个课题设计地帮助和支持本课程设计地制作过程是在李瑞锋老师地指导下进行地由于本人水平有限，在做课程设计地过程中，老师给予我很多地指导并提出了许多地宝贵意见，对我地一些看法以及错误地观点予以及时纠正使我在完成设计地同时，对学习地专业基础知识做了

38、一次系统地复习总结,并且对相关地学科有了一定地了解和认识，获益非浅我从老师那里学到地不仅仅是知识,更重要地是对事业忘我地追求、高度地使命感、责任感及和蔼热情地品质，这些将使我受益一生，并将激励我不断向前奋进附录参考文献1 洛松 VHDL实用教程成都电子科技大学出版社，20002 卢毅，快 VHDL与数字电路设计北京科学出版社,20013 缭化:T W桓鋼枉逻仁釦T及比讪:成都电子科技大学出版社,20004 曲命汎可编桿违供卧加刊!卄发应用西安电子科技大学出版社,2000 杜玉远.EDA设计快速入门圆.电子世界 ，2004,(1):24ALTERA公司，DATA BOOKM.北京：清华大学出版社，19987 ALTERA公司，ADHL语言M.北京：清华大学出版社，19988 文U宝琴,ALTERA可编程逻辑器件及其应用M.北京：清华大学出版社,1995.9 宋万杰，罗丰，吴顺君.CPLD技术及零应用M