转向使用即插即用的分层 DFT 的好处

1、转向使用即插即用的分层 dft 的好处对于许多现有的和将来的集成芯片器件来说，一项主要挑战就是如何为浩大数量的设计创建测试图案。对于有百万门甚至数亿门的设计，传统上等到设计完成再创建测试图案的办法是不切实际的，产生全部这些图案需要浩大的计算能力和相当多的时光。分层可测试性设计通过在区块或内核上完成了 dft 插入和图案生成解决了这个问题。这大大削减了图案生成时光和所需的计算资源。它还能让你在设计过程中提前完成大部分 dft 和图案生成，从而大幅提高可预测性并降低风险。本文将介绍分层 dft 流程的：插入扫描包装器 (wrapper)、为内核生成灰盒图像，将内核级图案重定向到集成芯片顶层的容易映

2、射步骤。传统的全芯片 atpg 正日渐衰退在集成芯片设计在尺寸和性能上不断改进的同时，atpg（自动测试图案生成）工具在与之并进上有着不俗的表现。陪同着工艺节点的逐代往前进展，新的创造工艺缺陷也不断迸发出来，相应的用于检测新缺陷的新故障模型和测试图案类型也随之被开发。测试机台上为了达到 必需数量的测试图案所需要的测试周期数一度变得不太现实，于是有了压缩技术来解决这个问题。这种办法事效率有了百倍的提高，也让 atpg 得以跟得上现代设计的步子。此外，分布式多进程和多线程的多重处理 atpg 使得atpg 的运行时光能够得到很好的控制。然而，因为许多设计已经变得如此浩大而复杂，即便 atpg 解决

3、了众多难题，但是等到集成芯片设计完成后再创建测试图案传统办法还是存在诸多挑战。囫囵设计完成后，对于创建测试图案和测试芯片这个整体，还可能存在几个更重要的问题：对一个大规模世纪的全芯片生成测试图案需要一个超大工作站。有些公司对现有的设计已经需要用法有256 gig加无数交换空间的工作站。超大规模设计的测试图案生成可能需十分长的运行时光。测试图案生成必需要等到设计周期的后期，并可能成为关键路径的一部分。假如 atpg 过程中浮现问题，那么它可能会影响设计下线。因为全芯片一起测试，功耗可能会高于预期。除上述问题之外，有时把大部分的测试资源集中在某一区块或内核上才更故意义。这是由于两个区块所需的测试图

4、案类型和时钟可能彻低不同，不能同时测试。让我们来看一个容易的例子，在一块芯片中对内核1例化了两次，对内核2例化了一次。下面的几种状况可能会使同时测试内核1和内核2变得效率低下，甚至可能是无效的，例如：两个内核用法主芯片上的同一个时钟控制器，但需要不同的时钟序列。内核1需要500个测试图案，内核2则需要5000个测试图案。假如对它们并行测试，那么在完成前500个测试图案之后，到内核1的全部io将会被铺张。为什么即插即用是合理的？即插即用的总体思路在现代社会日益流行。这种办法用法起来十分便利，只需插入即可。随着供给商和客户变得越发簇拥和多元化，各类企业都希翼在这种情况下保持竞争力，那么它就成为了一

5、种必定挑选。现如今，假如没有供众多外部供给商提供给用软件的即插即用接口，那么任何手机都是没有竞争力的。对于集成芯片测试目前濒临的一些挑战来说，即插即用让整合变得容易同样也十分重要。甚至测试基础架构也已经开头更多地采纳ijtag ieee p1687来实现即插即用。针对内核和测试图案的 dft 同样可以被视为即插即用型设计。这种办法带来的一个重要益处就是，在设计过程中你可以在内核层面提前完成全部工作。这降低了许多类型的风险，由于任何问题都可以提前解决，让终于芯片测试架构和结果变得更可预见。在内核层面做更多的测试工作还能让各单独的开发团队自立工作，然后向做芯片集成工作的同事交付标准的 dft 操作

6、和测试图案等数据。此外，一旦设计和图案数据完成，同样的数据可以被重新用于任何用法该内核的芯片设计。即插即用办法同样十分灵便。假如设计浮现问题，需要举行工程更改（eco），那么只需要对举行eco的内核重新生成测试图案。用法包装器链打造自立内核分层和内核的即插即用办法的基本要求之一是，确保每个内核可以自立举行测试。关键是要使得对内核的控制和观测的拜访如拜访内核的输入输出端口般便利。我们利用包装器链这一特别扫描链来实现这种拜访。 dft 工具可以从内核io开头，并横穿内核规律直到找到第一个寄存器，然后将其包括在包装器链中。这些单元因为同时执行功能性任务和测试任务，因而被称为分享包装器单元。许多设计包

7、含寄存器io，这样进出内核的信号的时序能得到很好地确定。这使包装器插入变得十分容易。但是，io和触发器之间有太多的组合规律是很频繁的。因此，在插入包装器链前， dft 工具让用户看到每个io和触发器之间有规律规模的评估。又或者，用户可以设置一个阈值，在未超过该阈值状况下可以用法现有的功能触发器，反之则将自动添加一个新的专用包装器单元。高效的工具可以确定尽可能多的分享包装器单元，而把添加专用包装器单元作为终于手段。这可以节约大量的硅片面积并削减对功能时序的影响。包装器链会自动与内核内部扫描链举行平衡，使之能够有效地用于嵌入式压缩。包装器链用法自立的扫描使能 (scan_enable) 信号，所以无论有无外部链接都能支持内核的高速测试。它们使得包装器能用于芯片顶层各个内核间的互连测试。包装器链不仅使内核变得自立，同时还支持顶层ic建模和规章检查。一旦包装器链被插入， dft 工具程序可以分析任何内核，并找出io和包装器链之间存在什么样的规律。利用该规律，内核的部分图像被写出，我们称之为灰盒（图1）。灰盒被用