针对FPGA的完全可配置的嵌入式32位RISC处理器

1、针对fpga的完全可配置的嵌入式32位risc处理器用法微处理器的设计不断增长。按照dataquest的统计，一年大约启动10万个fpga设计项目，其中约30包含某种形式的微处理器。形成这种趋势有几个方面的缘由。首先，数据流应用更适合可编程硬件，同时嵌入式微处理器更适合于执行控制流的应用。其次，要转变设计时，嵌入式处理器展现更大的灵便性。最后，用软核的嵌入式微处理器消退了处理器过时的风险。从传统上而言，对嵌入式fpga微处理器有一些限制，包括成本，速度和设计性能。随着工艺技术和设计技术的长进，这些限制正在不断充实，现在设计人员更有可能在他们的应用中考虑用法嵌入式fpga微处理器。与过去相比，现

2、成的微处理器已经大大比嵌入式微处理器廉价。但是，今日的低成本fpga被证实是一个节省成本的解决计划。假如设计中已经用法了fpga，处理器可以整合到现有的fpga架构，节约了分立器件或新的fpga成本。设计周期也是一个重要的因素。将硬件与微处理器子系统构成相关的架构并举行实施能有多快？编写，测试和在微处理器上调试运行的代码需要多久？在过去几年中，在整体功能和易用性方面，针对嵌入式微处理器开发的软件工具也有了显然的充实。因此，现在可以在几分钟内运行设计，并且举行测试。产品上市的时光缩短了，由于现在用软件实现功能比硬件更快，更容易。用现成的微处理器达到的性能有良好的历史记录。随着技术的改进，fpga

3、在功能和囫囵系统的速度方面有了显著的长进。因为现在的fpga能够处理更大的带宽，嵌入式处理器对于许多设计有很大的吸引力。此外，因为fpga与其他专用模块的紧密协作，软ip核的扩展性提供了一个系统接口，就性能和吞吐量方面而言，现在一个片上处理器可以提供卓越的设计计划。当评估诸如latticemico32这样的特别处理器时，用法嵌入式软处理器的优点十分清晰。一个典型的嵌入式处理器子系统让我们来看看一个典型的嵌入式处理器子系统，例如，latticemico32软处理器。该处理器需要有能与外界通信的功能，因此通常核衔接到一个片上系统，在此状况下是wishbone开放源代码总线。然后还需要一个存储系统，

4、用来保存处理器程序代码以及处理器核用法的数据。对外部通信而言，在一个典型的系统中有各种接口，从容易的通信接口和衔接、更复杂的协议到应用中的专用硬件模块。现在该处理器总线架构需要衔接外设和存储器系统。一个典型的系统1所示。图1 典型的嵌入式risc处理器子系统让我们来看看处理器核本身：latticemico32是基于哈佛总线结构的risc架构的微处理器（图2）。 risc体系结构提供了一个容易的命令集和更快的性能。哈佛总线架构提供自立的命令和数据总线，能够执行单周期命令。该处理器拥有32个通用寄存器，可处理多达32个外部的中断。定制的处理器可以插入乘法器或桶形移位器，以及不同的调试功能。图2 l

5、atticemico32：一个可配置的risc处理器核mico32可以用于各种存储系统，同时用法内嵌存储器用于存储命令和数据。内嵌存储器可以建立一个本地哈佛结构，并允许单周期拜访命令和数据。对于更大的存储器需求，处理器通过一个仲裁器衔接到其他的存储器模块或接口。这可以是用fpga的存储器资源来实现的 “片上”存储器，或接口至外部存储器，诸如ssram、flash和dram。处理全部拜访协议至外部存储器的合适接口模块是由msb提供的。提供可选的命令和数据高速缓存，能够配置成各种挑选（高速缓存的大小，高速缓存块的大小等等）。通过一个开放源码wishbone总线接口，该处理器衔接到各种外围元件。针对

6、迅速周转周期，图形用户界面可以轻松和迅速地创建处理器平台。除了标准存储器控制器，这可能包括各种接口，不仅支持i2c、通用io、定时器，uart以及spi，还能支持更复杂的模块，如pci接口或trispeed以太网mac。挺直存储器拜访（dma）控制器是可用的，添加主器件（master）至wishbone总线，以免除处理器的数据传输工作。这也允许有dma功能的外设高效地挺直传输数据到存储系统，从而节约了片上总线的带宽。除了外围元件和dma，用户可以自定义仲裁计划。总线结构产生器支持主器件（master）方和从器件(slave)方的总线仲裁。假如能够满足系统性能的要求，主器件方总线仲裁提供了一个容

7、易的低成本解决计划。然而，假如在设计中有多个总线主器件和多个从器件，在任何时光主器件方总线仲裁限制与单总线主器件通信。在许多设计中，通过两个或两个以上的总线主器件同时与自立的从器件举行通信，从器件方仲裁改进了性能。图3展示了可用的仲裁计划。图3 仲裁计划用户还可以创建自己的基于wishbone总线的外设元件，然后通过整合到msb自动衔接到总线。因此，latticemico32的架构提供了两种可能性：第一，人们可以创建定制的元件，将它放人msb中的可用元件列表（图4）。其次，可以构建出所谓的passthru元件，可以将wishbone接口引出到核的外面，因此，用户可以在fpga的其他部分添加任何

8、规律块。图4 创建定制的外围组件这些配置选项能够针对不同的应用定制latticemico32。带宽范围从小的和片内或片外存储器面积优化的控制器到具有多个接口的全功能平台，以及拜访更大的存储器（可能是片外）。从fpga拜访其他的规律模块还允许处理器系统和fpga专用模块之间的疏远互动，以便进一步改进性能。取消了传统上用法并行于fpga的外部控制器的复杂拜访机制。可扩展性因为处理器代码是可读的 rtl代码，用户可以轻松识别ip功能块,诸如取命令单元，命令译码或alu，以及各种流水线阶段。因此，通过定制命令，这些也可以修改和增加。用户也可以执行操作码。因此，在命令字中，latticemico32提供

9、了备用的操作码域。遵照以下一些基本的步骤，可以构建自定义命令：增加的命令译码器。这是一个容易的状况，提取内部操作码的功能，并生成需要整合此指令至latticemico32的全部必需的控制信号。写功能的实现并将其整合至latticemico32 的alu。对于多周期指令，构建须要的迟延信号，以便妥当处理处理器流水线。假如需要其他的特地规律（例如额外的专用寄存器），这可以单独的添加到核。通过定制命令和添加定制外设，扩展处理器核是一个十分有效的方式，用来定制处理器的核以便实现系统的性能要求。通常状况下，一些特地的功能用硬件实现比软件更好。或并行处理可以获得额外的性能。这种机制能够无缝集成硬件加速模块

10、至处理器架构。这将保持用同样的方式处理这些部件的功能，犹如正常的软件代码或用法标准外设。对于需要数据/信号处理功能的应用，往往需要组合risc处理器的功能和，以达到系统的性能和吞吐量。添加扩展和定制元件还可以包括信号处理单元。可以用硬件十分有效地实现，用法专用的dsp块，诸如乘/累加，用各种fpga的硬件都可以实现这些功能。设计环境latticemico32系统拥有三个集成工具：micosystem builder（msb）针对硬件实现，msb产生平台描述和相关的硬件描述语言（hdl）代码。设计人员可以挑选衔接到微处理器的外围组件，以及指定它们之间的衔接。c/c+软件工程环境（spe）c/c+

11、 spe调用编译器，汇编器和，使代码的开发针对运行于用msb构建的平台。可以通过c/c+ spe来完成，用msb构建的平台可以作为参考。调试器和reveal规律分析器在c/c + +源代码调试器提供汇编中的调试功能，并能够观看处理器的寄存器和存储器。设计人员还可以用法莱迪思的reveal规律分析器观看和控制硬件中代码的执行状况。全部的工具和ip已彻低纳入莱迪思的isplever fpga软件设计环境，这使得通过囫囵fpga设计流程迅速的举行设计。这些工具也有利于有效地用法fpga的资源。在构建过程中，用尽全可读的rtl verilog源代码创建处理器的代码及其外围设备。提供用于综合和的脚本，约

12、束文件关注硬件的设置和引脚。目前有3种操作系统： theobroma systems的 和u-boot、micrim的c/os-ii rtos和toppers/jsp的itron rtos。latticemico32提供了一个开放源码许可证。莱迪思的开放ip核许可协议将与msb工具生成的hdl代码一起用法。大部分图形用户界面将在eclipse的授权许可下用法，同时对软件的内部运作，如编译器、汇编器，衔接器和调试器，许可协议将遵循gnugpl。由于这是开放源码软ip，这个处理器的ip核还可以免费迁移到其他技术并加以实现。性能和资源利用latticemico32提供高性能和尽可能高的资源利用率。对

13、于关怀资源的设计人员，基本配置不用法任何命令或数据高速缓存，单周期移位器，也没有乘法器。对于那些更关注性能的设计人员，全配置用法8kb的命令高速缓存，8k字节的数据高速缓存，3个周期的移位器和一个乘法器。对于需要采纳折衷办法的用户，标准配置类似于完整的配置，但没有8k字节的高速数据缓存。表1展示了针对latticeecp3 fpga的资源利用率和性能。表1 latticemico32资源利用率和用法latticeecp3的性能总结latticemico32是一个完整的嵌入式微处理器设计计划。它提供了一个灵便的架构，并允许用户定制处理器系统以满足系统的要求（性能、成本、功耗）。处理器的ip和专用硬件的疏远协作提供了一个易于用法的环境，这也可显著提