基于CPLD的时间控制器设计

1、基于cpld的时间控制器设计传统时光控制器功能容易，硬件线路多，设计复杂，牢靠性差。随着(复杂可编程规律器件)的飞快进展，它以其编程便利、集成度高，速度快、价格低等特点越来越受到广阔设计人员的青睐。本文介绍一种以cpld为核心、以为开发工具的时光控制器，该控制器不仅具有时光功能，而且具有定时器功能，能在00：0023：59之间随意设定开启时光和关闭时光，其设置便利、灵便，广泛应用于路灯、广告灯箱、霓虹灯等处的定时控制。1 系统设计计划1.1 系统总体结构时光控制器主要由clock(数字时钟)、timeset(定时器开启时光和关闭时光设置)、compare(比较输出)、func-ctrl(功能控

2、制模块)和显示输出控制模块等组成。系统方框图l所示。func-ctrl模块控制系统处于不同的功能状态，并产生不同的控制信号分离控制time-set模块和clock模块，而这3个模块的输出衔接到compare模块，当系统时光处在开启时光和关闭时光段时，则定时器输出端done输出控制信号，disp_ctrl(输出挑选模块)按照功能模块的控制信号挑选不同功能状态的时光输出，通过seltime(动态扫描模块)和de(七段译码模块)驱动七段数码管显示相应的时光。12 系统功能要求a)具有数字时钟功能，用4个数码管分离显示小时、分钟，并且具有时光校对功能。b)能便利地设定定时器的开启时光和关闭时光，通过输

3、出时光控制信号。c)具有4种功能状态：系统时光校对状态、开启时光设定状态、关闭时光设定状态、时钟正常显示状态，通过功能转换键(fun)可以使系统在这4种状态之间循环变幻，并且可以通过指示灯led显示当前系统功能状态，数码管显示相应功能状态的时光，如当前在开启时光设定状态下，开启时光设置指示灯ledon会亮，数码管同时显示当前设置的时光。d)开启时光设定、关闭时光设定和时光校对采纳共同的时调整键set_hour和分调整键set_min；每按一下set_hour键，小时就会自动加1，采纳24进制计数，当计数到23时又会复原为00；每按一下set_min键，分钟会自动加1；采纳60进制计数，当计数到

4、59时，又会复原为00。2 子模块功能设计及2.1 clock模块clock模块内部整体框图2所示。其中：second为60进制秒计数器，minute为60进制分钟计数器，hour为24进制小时计数器；clk为标准的1hz时钟信号作为秒计数输入，秒计数器的进位输出作为分钟minute的计数时钟，而minute进位输出作为小时hour模块的时钟输入；输入端set_rain、set_hour和en_time分离为校分、校时和时光设置控制信号。模块hour_min把小时和分钟输出合成时光输出信号time13.0(小时采纳24进制，只需6位二进制表示，分钟用8位二进制表示)。22 time_set模块

5、开启时问模块主要设置定时器歼启时光，可以设定详细几时几分，而关闭时光则设定定时器关闭时光，起始时光设定模块与结束时光设定模块功能相同，采纳同一个time_set模块。该模块由一个24进制小时计数器和一个60进制分钟计数器组成，当控制端en为高电平常，通过调整键set_hour和set_min分离设置小时和分钟信号，从而设置开启时问和关闭时光，并产生时光信号data13.0。仿真结果3所示。23 compare模块compare模块实现系统当前时光与设定的开启时光和关闭时光的比较，从而输出定时控制输出信号。因为系统时光的小时和分钟分离采纳24进制和60进制方式，分3种状况研究：a)当系统设定的开

6、启时光小于关闭时光时，只要当前系统时光大于等于开启时光而小于关闭时光，则输出端co的输出信号为高电平，否则为低电平。b)当系统设定的开启时光大于关闭时光时，则当系统时光大于等于关闭时光而小于开启时光时，输出端co为低电平，否则为高电平。c)假如开启时光等于关闭时光，则输出端co为低电平，仿真结果4。该模块部分vhdl源程序如下：2.4 func_ctrl模块利用功能转换键(fun)使系统处在不同的功能状态：系统时光校对状态、开启时光设定状态、关闭时光设定状态、正常显示状态。利用功能转换键实现4个功能状态之间循环变幻，并产生相应的控制信号(en_time、en_on、en_off)去控制cloc

7、k模块、time_set、模块和disp_ctrl模块等。在调节过程中，惟独被挑选到的功能状态指示灯被点亮，其他灯不亮，在正常模式状态下，状态灯都不亮。其部分源程序如下：2.5 显示控制模块1)disp_ctrl模块该模块按照功能控制模块输出的控制信号en_on、en_off的值来挑选输出信号，当en_on=l时，输出值为定时器的开启时问信号，当en_off=1时，输出值为定时器的关闭时光信号，en_time=1时，输出值为系统时光校对信号，其他状况则输出系统时光。2)seltime模块及deled模块时光显示的4个数码管采纳动态扫描输出，普通只要每个扫描频率超过人的眼睛视觉暂留频率24 hz

8、以上就可以达到点亮单个显示而不闪耀，扫描频率采纳1 khz信号。动态扫描输出信号通过bcd-七段显示译码器(deled)衔接到数码管显示详细数字。动态扫描的部分程序如下(其中clk1为扫描时钟输入信号，sel为数码管片选信号)：2.6 1 hz标及时钟产生模块系统时钟输入信号clk1k为1 khz信号，它可作为动态扫描时钟信号，假如把1 khz信号经过3个10分频器fen10便可得到标准的1 hz时钟信号，作为系统时光模块的标准秒输入信号。3 系统部分功能仿真各部分模块完成后生成图形符号，在max+plus中采纳图形法把各部分衔接起来，1所示，对系统部分模块举行功能仿真，图5为系统时光设置仿真图。在fun功能转换键升高沿来之后，系统时光调节指示灯ledtime变为高平，系统当前处在数字时钟校正状态，set_min是分钟设置端，sel1.o是片选信号，led6.0为数码管的输入信号，从图中可知符合功能要求。因为篇幅限制，略去其余模块的仿真图。本系统采纳的cpld芯片为公司的epf10klc84-3芯片，用vhdl和max+plus10.0软件工具开发。设计输入完成后，举行整体的编译和规律仿真，然后举行转换、延时仿真生成配置文件，最后下载至cpld器件，完成结构功能配置，