基于FPGA的SoftSerdes设计与实现

1、基于fpga的softserdes设计与实现在高速源同步应用中，时钟数据复原是基本的办法。最普遍的时钟复原办法是利用数字时钟模块(dcm、)产生的多相位时钟对输入的数据举行过采样。但是因为dcm的固有颤动，在频率很高时，利用dcm作为一种数据复原的办法并不一定合适。dcm的这种附加颤动会引起数据有效窗口的相应减小，这样就会限制高速的性能。常用的串行io技术需要时钟数据复原(cdr)技术，而cdr技术需要模拟的pll，其局限性是低噪声容限、高功率损耗及严格的布局布线要求。基于对上述缺点的考虑，本文介绍了一种异步数据捕捉技术，它不用法dcm就可以实现数据复原，所以能获得更高的速度和性能。1 设计原

2、理与实现计划基于实现softserdes主要由四部分构成：时钟产生单元、数据抽样延迟线、数据复原状态机和输出弹性缓冲器。图1所示是softserdes的实现原理图。softserdes基本的实现过程是用一个双倍数据率(ddr)全局抽样时钟对多抽头延时线的延时数据举行抽样，它由数据复原状态机利用边沿信息不断的从多抽头延时线中挑选有效抽样，然后把正确的抽样送给输出弹性缓冲器。11 时钟产生单元用一个320 mhz的时钟可在双边沿抽样数据并驱动数据复原状态机。对320 mhz时钟举行5分频得到的64 mhz时钟可作为串并转换和并串转换并的行数据的读写时钟。12数据抽样延迟线抽样延时线的构成2所示。对

3、每个通道的输人数据均可利用8抽头的延迟线举行异步抽样。ddr操作时，每个通道有两路延迟线：一个用来在升高沿抽样；另一个用来在下降沿抽样。每条延迟线都由8个配置为反相器的查找表构成，这样既可保证升高和下降时光的对称，也能保证抽样数据之间的规章分布。但应注重：输入单元的输入节点必需以很小的skew到达两条延迟线。基于两种基本的时序约束的时序分析打算了抽头延时和延时链的长度，抽样延时线的时序分析3所示。而时序约束分最好状况和最坏状况：最好状况的时序约束是囫囵延迟线的最小值必需大于数据总的颤动数，这个约束打算了抽头的个数；而最坏状况的时序约束是其最大的抽头延时值必需小于数据的有效窗口，这个约束打算了延

4、迟线的构成。最好和最坏状况的数学表达式分离为：tjttttpmin(n-2k)1 和tvalkttapmax ，其中，n是抽头数，k是数据有效窗口内数据最小抽样数，ttapmin和ttapmax是必须的最小和最大抽头延时，普通状况下，tjtt是总的jitter，tval是数据的有效窗口。13数据复原状态机当抽头延时线对数据举行抽样时，数据状态复原机就对这些抽样举行处理并终于输出有效位。边沿检测机制是通过分别穿过全部通道的各自检测结果获得的，每个通道再对升高沿抽头延迟线和下降沿抽头延迟线的8个抽样举行异或运算以得到每个通道各自的边沿检测抽样。在这个过程中，下降沿信号从180度相位的时钟域移到0相

5、位的时钟域，接着边沿检测到的升高沿抽样和下降沿抽样与从前通道的边沿检测抽样值举行或操作，并把相或的结果送给下一个通道，从而将最后一个通道得到的最后结果送给状态复原机。由于不管是升高沿抽样，每次还是下降沿抽样都惟独一个数据跳变，所以在边沿检测抽样时起码有1bit被提取出来。边沿检测机制有四种行为：右移、左移、右跳和左跳。状态机总是保持起码一个抽样到数据有效窗口的边沿。在复位期间，状态机把抽头延时线的位置指示信号(pos)放到抽头延迟线的中心位置，pos信号用来挑选有效数据抽样。其状态机的输出信号如表1所列。在正常运行时，颤动可能会引起数据有效窗口的漂移。状态机通过边沿检测机制不断的把边沿抽样值送

6、到数据有效窗口，并打算pos指示信号和数据有效窗口边沿间的相对位置。假如pos指示信号离边沿太近，状态机则通过右移或左移pos信号对其举行调节，以使pos信号适当的离开边沿。接着，状态机会对pos指示信号更新并把更新状况反馈给抽头延时线。两个81挑选器可利用pos信号来挑选升高沿抽样和下降沿抽样并将其作为有效数据输出。状态机的工作原理4所示，其中0和1为抽样延时线对数据边沿的采样值。14输出弹性缓冲器输出弹性缓冲器的作用是把1 bit 622 mbs的数据串化为5 bit1244 mhz或8 bit77 mhz的数据并输出，每个通道有5 bit或8 bit宽的缓冲器。由于622 mbs的输人数

7、据流会偏离输入参考时钟的相位达12ui左右，所以实质上它们是异步的。正由于这个缘由，在311 mhz时钟的每一个周期，其采样数据不一定是正常的2 bits，而可能在时钟比数据慢时是3 bits，时钟比数据快时为1 bit。状态机产生的pos信号被放置在clk311的时钟域，以让它控制3个81的挑选器来产生r8，f8和m8信号，其中r8是当前有效的升高沿抽样值，f8是当前有效的下降沿抽样值，m8是要求3 bits位宽时的r8延时值。详细的跳变状况可通过状态机的输出信号右跳(skip right)和左跳(skip left)来显示。而不管是skip right状况下的3bits抽样数据，还是正常状

8、况下的2 bits抽样数据，甚至是skip left状况下的1 bits抽样数据，它们都被放入5 bits或8 bits的移位寄存器。弹性缓冲器有5 bit或8 bit的位宽区域，在复位时，读和写信号指向缓冲器的中间，缓冲器的初始状态是半满的，可以容纳尽可能大的相位偏移量。弹性缓冲器的工作原理5所示。2softserdes的仿真环境6所示。发送方利用fifo造一些数据包，这些数据先经过低速并行数据接口，然后用8b10b对该并行数据举行编码。接着由softserdes模块对该数据举行并串转换；而高速串行数据则通过光缆被接收方接收，再通过softserdes模块对串行数据举行串并转换然后用8b10b对该并行数据举行解码，最后得到低速的并行数据，这样，通过对该数据举行误码检测便可检测softserdes在实现串并转换过程中的误码率。在图7所示的仿真波形中，发送方可将64mbps的低速并行数据通过softserdes并串转换为640 mbps的高速串行数据，而接收方则可将640mbps的高速串行数据经softserdes串并转换为64mbps的低速并行数据。从仿真结果可以看出，softserdes技术没有用法传统的cdr技术，而是通过320 mhz的本地时钟来采样数据，从而实现数据的串