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文档简介

1、4-1 设计含异步清零和同步加载与时钟使能的计数器(1 实验目的:熟悉 Quartus 的 VHDL 文本设计流程全过程,学习计数器的设计, 仿真和硬件测试。掌握原理图与文本混合设计方法。(2 实验原理:参考 3.4节。实验程序为例 3-20。(3 实验内容 1:LIBRARY IEEE;ENTITY cnt10 ISPORT (CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0;COUT : OUT STD_LOGIC ;END

2、cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS (CLK, RST, EN, LOADV ARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0;BEGINIF RST='0' THEN Q := (OTHERS=>'0'ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (LOAD='0' THEN Q := DATA; ELSEIF Q<9 THEN Q := Q + 1;ELSE Q := (OTHERS=>'0'END IF;END IF;END IF;END IF;IF Q = "1001" THEN COUT <= '1'ELSE COUT <= '0'END IF;DOUT <= Q;END PROCESS;END behav;实验内容

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