基于FPGA的QPSK调制解调电路设计与实现

1、基于FPGA的QPSK调制解调电路设计与实现数字调制信号又称为键控信号，调制过程可用键控的方法由基带 信号对载频信号的振幅、频率及相位进行调制，最基本的方法有3种: 正交幅度调制（QAM）、频移键控（FSK）、相移键控（PSK）.根据所处理的基带信号的进制不同分为二进制和多进制调制（M进制）.多进制数字调制与二进制相比，其频谱利用率更高.其中QPSK（即4PSK）是MPSK（多进制相移键控）中应用最广泛的一种调制方式。1 QPSK简介QPSK信号有00、01、10、11四种状态。所以，对输入的二进制序列,首先必须分组，每两位码元一组。然后根据组合情况，用载波的四 种相位表征它们。QPSK信号实

2、际上是两路正交双边带信号，可由图1所示方法产生。QPSK信号是两个正交的2PSK信号的合成，所以可仿照2PSK信号的相平解调法，用两个正交的相干载波分别检测 A和B两个分量,然后还原成串行二进制数字信号，即可完成QPSK信号的解调，解调过 程如图2所示。图1 QPSK信号调制原理图%积分抽样判决COSJcf楼收悟号V输岀S稅分抽样判决图2 QPSK信号解调原理图2 QPSK调制电路的FPGA实现及仿真 2.1基于FPGA的QPSK调制电路方框图基带信号通过串/并转换器得到2位并行信号，四选一开关根据该数据，选择载波对应的相位进行输出，即得到调制信号，调制框图如图3所示。图3 QPSK调制电路框

3、图系统顶层框图如下迥*咋-气图中输入信号elk为调制模块时钟，start为调制模块的使能信号,x为基带信号，y是qpsk调制信号的输出端，carrier【3.0】为4种不同相位的载波，其相位非别为0、90、180、270度，锁相环模块用来 进行相位调节，用来模拟通信系统中发送时钟与接收时钟的不同步startl为解调模块的使能信号。y2为解调信号的输出端。2.2调制电路VHDL程序程序说明信号yy载波相位载波波形载波符号“ 00”0°f3“ 01”90°f2“ 10”180°f1“ 11”270°1 1f0在quartus ii下的仿真结果总体结果如下图所

4、示iDOn.I 9 » HwM PBVJ JlKtl* V*' j 覇I 茁 F gER HPMilAdlK*d11 Dm£mCpifrJiSDial4>皿1*PE*F9 <«rh4B A口.M ； AS-dAi-i d-hrllj Oui J4r4j'cur urt DI0 =FTE0 n1 E-L U 4 U DL HlZuc5 nLJ.IJru» ”T 士L 干-* «jULruvmKnjinnJmnimnnnnnnmrLrjimruwuinnnjuuuuijinnnrLmnr rLnnnJWuuwmrLnJL

5、njuuTJuuifL_'TmwLnrmfUTnnnnTuuuuLmwmrLnjmnrLTLj juuuuuuuuvuuirjrnmnrLnjuuuuuuuvuinjuuvuuvuL讥 i!nnrnnEirmitpynrfninrnrTiimnirnPYTirayiTTCTTifn?nninnrTmiivsitipmTm4 hdl 4 DaZiMi11. jMih. I 0 ErTod IP*. I.”1 n a I T g s “=» 3|H d M局部放大图如下En£QD Q XT jbj p « 卩 n 卿 P» COlpu gaol au

6、. 1 ra 自忙n T2D.Q tUlflo. »?卩 h 曲 pm J >，样 n I £ vc电 U PI'll''nUhhvlTnmuLr-mTruuumnjirumjmnumjmjiTUTmLWTjTRjwTTjuuuuumnjiwvmnjTjLmjmO >Lii-rk<tCBriH-b c-sei lerEZ】 c-i iU】 f-rU ffl Tai3 QPSK解调电路的FPGA实现及仿真3.1 QPSK解调电路方框图当调制为低电平时，译码器1根据记数器输出值，送入加法器相应的数据。加法器把运算结果送到寄存器，译码器2

7、根据寄存器数据通过译码，输出两位并行信号，该信号再通过并/串转换即可得到解调后的基带信号，调制框图如图4所示。图4 QPSK解调电路框图3.2解调电路VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;en tity PL_MPSK2 ispo rt(clk:in std_logic;-系统时钟start:in std_logic;-同步信号:in std_logic;-调制信号:out std_logic);-基带信号end

8、 PL_MPSK2;-计数器-加法器architecture behav of PL MPSK2 issig nal q:i nteger range 0 to 7;sig nal xx:std_logic_vector(2 dow nto 0);signal yyy:std_logic_vector(1 downto 0);-2 位并行基代信号寄存器signal yy:std_logic_vector(2 downto 0);-寄存 xx 数据begi np rocess(clk)beg inif clk'eve nt and clk='1' the nif star

9、t='0' the n qv=0;elsif q=0 the nq<=1;yy<=xx； y<=yyy(0);-把加法计数器的数据送入yy寄存器if x-0' thenXXV二"001"-调制信号x为低电平时，送入加法器的数据“ 00Telsexx<="000"end if;elsif q=2 the n q<=3;if x-0' thenxx<=xx+"001"-调制信号x为低电平时，送入加法器的数据“ 00Tend if;elsif q=4 the n q<

10、=5; y<=yyy(1);if x-0' thenxx<二xx+"010"-调制信号x为低电平时,送入加法器的数据“ 010”end if;elsif q=6 the n q<=7;if x-0' thenxx<=xx+"011"-调制信号x为低电平时,送入加法器的数据“ 011”end if;else q<=q+1;end if;end if;end p rocess;p rocess(yy)-此进程根据yy寄存器里的数据进行译码beg inif clk='1' and clk'e

11、ve nt the nif yy二"101" then yyy<="00"-yy寄存器“ 101 ”对应基带码“ 00”elsif yy二"011" then yyy<="01"-yy寄存器“ 011”对应基带码“ 01”-yy寄存器“ 010”对应elsif yy二"010" then yyy<="10"基带码“ 10”-yy寄存器“ 100”对应elsif yy二"100" then yyy<="11"基带码

12、“11”else yyy<="00"end if;end if;end p rocess;end behav使用FPGA实现QPSK调制解调电路，多进制数字调制技术与FPGA的结合使得通信系统的性能得到了迅速的提高。系统联调的全局仿真图如下斡*Fp 昶 I.B U L_t； li £ bfl -JI 3 * ti J 塀尅嘴轉如 5 聘3璋吃Bl口 T uJ T 即刎輸S鮎® 9 6,410 D U忡*? rJ"LrlTtC 曰 ：w"I;”杠 -fVTiirSl -GIFTS hL】 I = EV-lJH-fD o -Jj=_

13、r"-L_r1_|II:ILJIITH r-L_iL_rjTLnmrwLnrTT juinmn 一 rmimjUKUTJin JULnjTjiJinrLT-rwmrTJUUirLnj叽ruL nrn.rLn.nrji r JI r1 III1D IIr1 ! II!nTFFM ini II nnVFFTP R"RIRIP 'IIIR'ilR"-HI n TTTi HI - E HI ITl n ITTl imdn II rfTTTTiWKftrt If FF. n iTil T PI f W R F11 IRM' 'liTTTill

14、 PII" (IIIT!Miin#liT -TIRIA_rmnnnn£iriimnmrinnnnnnnnnnnnnnmrLnnnnnrnnnnnnnnrvimnrmrmjuuLruuLr _nruni-nJinJLn r n ruLrL/ULniLrinmuwnnrLJimujTnnTin rui 匚 m n .価苗nruinRnnnrvLnna n _rmTiJiTi_rLn_m_fuirLJTn_wi_nnArLnjmmjuirLnjVLrLrLn_rLWuui_rLnWLn_njui7iArmnAnnnj rLrLnnnrmTLnnnnnrLnnnnnnrmjLnjmmTuiwLnjuuimmnrjmjuuuLnOiJijuLnjuiTuiS ZEDdBSOBIXngagDOB r. b J J ri. _ki JI bJ血 艾 俎 VTjmrnTP3 _ jCPU-xnrniT lu ju科局