FPGA分频器设计

1、CPLD/FPGA 原理及应用上机实验报告姓名：学号： 20091185015班级： 2009 级 0901 班院系：计算机及电子系专业： 电子科学与技术算机及电子系2012 年 5 月 CPLD/FPGA 原理及应用课程上机实验报告（三）实验名称实验时间2012 年5 月实验地点计算机实验室 10116 日姓名合 作 者实 验 人学号20091185015实验小组第2组实验性质验证性设计性综合性应用性实验成绩：评阅教师签名：一 实验目的：(1)掌握常用的 EDA 设计工具的使用方法；(2) 熟悉软件编程环境，熟练使用Quartus 软件的各项功能；(3) 在软件上调用各项已编译好的Veril

2、og 语言程序，参考熟悉 Verilog 语言编程的格式；(4) 提高学生使用开发工具进行实际电路或系统设计的能力。二实验内容：（ 1）用 HDL 完成 10 分频，占空比为50%2）用 HDL 完成 9 分频，占空比为50%(3)分别对上述仿真进行验证，并综合处电路图。三用 HDL 完成 10 分频，占空比为50%源代码如下：module odd_division(clk,rst,count,clk_odd);inputclk,rst;outputclk_odd;output3:0count;regclk_odd;reg3:0count;parameterN=10;always (posed

3、ge clk)if(! rst)begincount = 1b0;clk_odd = 1b0;endelseif ( count N/2-1)begincount = count + 1b1;endelsebegincount = 1b0;clk_odd = clk_odd;endendmodule激励波形：仿真后的结果：仿真成功后得到的电路图：四用 HDL 完成 9 分频，占空比为50%源代码为：module count_num(reset,clk,count);parameter num=9;input clk,reset;output wire count;reg4:0 m,n;reg

4、count1,count2;assign count=count1|count2;always (posedge clk)begin if(!reset)begin count1=0;m=0;endelsebegin if(m=num-1) m=0; else m=m+1;if (m(num-1)/2) count1=1;else count1=0;endendalways (negedge clk)begin if(!reset) begin count2=0;n=0;endelsebegin if(n=num-1) n=0; else n=n+1;if (n(num-1)/2) count

5、2=1;elsecount2=0;endendendmodule/仿真成功后的电路图：实验总结：7. .学习运用 HDL 语言描述简单的分频电路， 9 分频和 10 分频看似一样其实中间有些许区别， 9 分频为奇分频， 9 分频时将两个分频叠加；十分频为偶分频，使用一模N 计数器模块即可实现，即每当模N 计数器上升沿从 0 开始计数至 N-1 时，输出时钟进行翻转，同时给计数器一复位信号使之从0 开始重新计数，以此循环即可。8. 占空比为 50的分频，设计思想如下：基于（ 1）中占空比为非 50的输出时钟在输入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（

6、 1）中对应的下降沿触发翻转，输出的时钟与（ 1）中输出的时钟进行逻辑或，即可得到占空比为 50的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。 CPLD/FPGA 原理及应用课程上机实验报告（四）实验名称输入 32 位时钟可调的计数器实验时间2012 年5 月实验地点计算机机房 10130 日姓名高傲合 作 者喻正考实 验 人学号20091185015实验小组第组实验性质验证性设计性综合性应用性实验成绩：评阅教师签名：一实验目的实现电子时钟等中等复杂程度功能模块的设计，掌握模块例化的方法及技巧 , 熟练运用测试平台modsim 进行仿真。并熟练掌握 FPGA 的设计、

7、综合、适配、下载及后仿真的全流程及方法。二 实验内容1.设计一个 32 为可调的月计数器，用verilog 编程。2.用测试平台 modsim 进行仿真。3.用 quartus综合出电路图。三 实验过程1.分频模块module divto(clk,rst,cout);parameter NUM=32768;input clk,rst; output reg cout;reg14:0 m;always (posedge clk)beginif(!rst) begin cout=0;m=0;endelse begin if(m=NUM-1) m=0; else m=m+1;if(m(NUM-1)/

8、2) cout=1; else cout=0; endendendmodule9. 秒计数模块moudelcount_date(clk,rst,second,minute,hour,day,month,initialyear);input clk,rst,initialyear;reg 4:0 y_day;output reg 5:0 second,minute,day;output reg 4:0 hour;output reg 3:0 month;always (posedge clk or posedge rst)beginif(rst) second=59) second=0;else

9、 second=second+1;End分钟计数模块always (posedge clk or posedge rst)beginif(rst) minute=0;else if(minute=59)beginif (second=59)minute=minute+1;endelse minute=0;end小时计数模块always (posedge clk or posedge rst)beginif(rst) hour=0;else if(hour=23)beginif (second=59&minute=59)hour=hour+1;endelse hour=0;end天计数模

10、块always (posedge clk or posedge rst)beginif(month=1|month=3|month=5|month=7|month=8|month=10|month=12)y_day=31;else if(month=4|month=6|month=9|month=11)y_day=30;elseif(initialyear%100=0)&initialyear(%400=0)|(initialyear%100!=0)&(initialyear%4=0)y_day=29;else y_day=28;if(rst) day=1;else if(da

11、y=y_day)beginif (second=59&minute=59&hour=23)day=day+1;endelse day=1;end月计数模块always (posedge clk or posedge rst)beginif(rst) month=1;else if(month=12)beginif (day=y_day+1)beginmonth=month+1;day=1;endendelse month=1;endEndmodule调节计数器模块always(posedge clk or posedge rst)/*判断是否为复位信号 */if(rst)beg

12、insecond=0minute=0hour=0day=1month=1end仿真模块module mytest;parameter DELAY=100;reg clk,rst ,initialyear;wire cout;wire 5:0 minute,day;wire 4:0 hour;wire 3:0 month;divto u1(clk,rst,cout);count_date u2(clk,rst,cout,minute,hour,day,month,initialyear);always #(DELAY/2) clk=clk;initial begin clk=0;rst=0;initialyear=2012;#DELAY rst=1;#DELAY rst=0;#(DELAY*300) $finish;endinitial$monitor($time,clk=%drst=%dcout=%d minute=%d hour=%dday=%dmonth=%disryear=%d,clk,rst,cout,minute,hour,day,month,isryear);endmodule6-Numbered_1b1d137b-e2c3-4d5c-8dc6-21dd7b55ebb2-Num仿真结果