CameraLink图像采集接口电路1(2)详解

1、CameraLink 图像采集接口电路1Camera Link 标准概述Camera Link技术标准是基于NationalSemiconductor公司的 ChannelLink标准发展而来的，而Channel Link标准是一种多路并行LVDS 传输接口标准。低压差分信号（LVDS ）是一种低摆幅的差分信号技术，电压摆幅在350mV 左右，具有扰动小， 跳变速率快的特点，在无失传输介质里的理论最大传输速率在1.923Gbps。 90年代美国国家半导体公司（ NationalSemiconductor）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Lin

2、k 技术。此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。如图 1 所示， Channel Link由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达2.38G。数据发送器含有28位的单端并行信号和1个单端时钟信号， 将 28位 CMOS/TTL 信号串行化处理后分成4路 LVDS 数据流，其 4路串行数据流和 1路发送 LVDS 时钟流在5路 LVDS 差分对中传输。接收器接收从4路 LVDS 数据流和 1路 LVDS 时钟流中把传来的数据和时钟信号恢复成28位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。图 1 camera link

3、 接口电路2Channel Link标准的端口和端口分配2.1一个端口定义为一个最高的 1位（ MSB ）是8bit7位的字， 在这个 8。 Camera Link位的字中， 最低的 1位（ LSB标准使用8个端口， 即端口 A）是 bit0至端口 H，。2.2端口分配在基本配置模式中， 端口 A、B 和C被分配到唯一的Camera Link驱动器/ 接收器对上；在中级配置模式中，端口D、E和F被分配到第二个驱动器 /接收器对上；在完整配置模式中， 端口 A 、 B和 C 被分配到第一个驱动器/ 接收器对上， 端口 D 、 E和 F被分配到第二个驱动器 /接收器对上，端口G 和 H 被分配到第

4、三个驱动器/ 接收器对上（见图 2 ）。表 1 给出了三种配置的端口分配，Camera Link 芯片及连接器的使用数量情况。表1 3 种配置模式的端口分配配置模式端口芯片数量连接器数量基本A,B,C11中级A,B,C,D,E,F22完整A,B,C,D,E,F,G, H32每一个 Camera Link驱动器都有标注着从TX0至 TX27 的 28 个数据输入引脚， 相应的接收器有标注着从 RX0至 RX27的 28 个数据输出引脚。2.3端口的位分配从表 2 中我们可以看出在3种 Camera Link 配置模式中， 图像数据位是怎样分配到端口的。这种位分配方式已经被应用于市场上最流行的相机

5、上了。表 2 Camera Link 接口的端口分配驱动器输入信号对应芯片引脚StrobeTxCLK Out/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortA0， PortD0， PortG0TX/RX0PortA1， PortD1， PortG1TX/RX1PortA2， PortD2， PortG2TX/RX32PortA3， PortD3， PortG3TX/RX3PortA4， PortD4， PortG4TX/RX4PortA5， PortD5， PortG5TX/RX6PortA6， PortD6， PortG6T

6、X/RX27PortA7， PortD7， PortG7TX/RX5PortB0， PortE0， PortH0TX/RX7PortB1， PortE1， PortH1TX/RX8PortB2， PortE2， PortH2TX/RX9PortB3， PortE3， PortH3TX/RX12PortB4， PortE4， PortH4TX/RX13PortB5， PortE5， PortH5TX/RX14PortB6， PortE6， PortH6TX/RX10PortB7， PortE7， PortH7TX/RX11PortC0， PortF0TX/RX15PortC1， PortF1TX

7、/RX18PortC2， PortF2TX/RX19PortC3， PortF3TX/RX20PortC4， PortF4TX/RX21PortC5， PortF5TX/RX22PortC6， PortF6TX/RX16PortC7， PortF7TX/RX17如果只用端口D 和 G ，那么它们与器件的连接方法与端口A 相同。同样，如果使用端口 E 和 H ，它们与器件连接方法同端口B的相同，端口F的与端口C 的相同。如果相机在每个周期内仅输出1个像素， 那么就使用分配给像素A 的端口； 如果相机在每个周期内输入2个像素，那么使用分配像素A和像素 B的端口；如果在每个周期内输出 3个像素， 那

8、么使用分配给像素A、 B 和 C 的端口； 依次类推至相机每周期输出8个像素，那么分配给A H 的 8个端口都将被使用。3图像采集接口电路的具体实现对于 XX可见光相机时序控制FPGA软件测试设备技术项目，仿真 fpga 将处理完的cmos数据保存到ddr2 中，根据V4传给 V5的24组 I2C 数据，确定将要片面读取DDR2中处理好的CMOS图像的片面地址，然后将所要选取的cmos图像数据从ddr2 中读取出来，并且通过5路cameralink显示出来； 对于 XX 可见光信号处理FPGA软件测试设备技术项目，因为 tlk2711的处理频率为 100mhz，而 DS90CR287的主要工作

9、频率为85mhz，所以经过 V4处理过的 5路图像数据先要保存进 ddr2 ，然后再通过缓存将图像读出来并通过cameralink显示出来，从上面可以看出，两个项目的 cameralink 接口是相似的，都是从ddr2 的控制器mig 软核的用户端写入地址，然后在时钟使能的驱动下，将图像数据读取出来，然后通过cameralink 接口传至上位机进行显示， 因为 DS90CR287的输入数据位为28位，而 DDR2的数据位为 64位，所以需要设计一个数据读取及分发模块以及一个cameralink数据缓冲输出模块，具体软件流程框图如图 3：DDR2控制器(MIG)用户接口iin_tikr_latC

10、teSsrmedRDa_lCl_sslppsCCpCCpsl_CamclkDpslCamclkAi_icameralink数据缓冲输出数据cameralink数据缓冲输出第 1路 cameralink输读取模块 1出及分发模块cameralink数据缓冲输出第 2 路 cameralink输模块 2出cameralink数据缓冲输出第 3路 cameralink输帧行模块 3出同步产生模块cameralink数据缓冲输出第 4路 cameralink输模块 4出图1 cameralink 图像采集软件流程框图当数据从 cameralink 数据缓冲模块输出后进入 DS90CR287 ，然后 2

11、8位数据在时钟的控制下变为 4路 LVDS 信号，然后再通过 DS90CR288输出变为 28位的 CMOS 数据，传至cameralink 图像采集卡，最后通过图像采集卡传至上位机，其cameralink 硬件流程框图如图2所示 :Cameralink数据缓冲单元Transmit_clock_inData_a_7:0Lvds_data_1Data_b_7:0Lvds_data_2Data_c_7;0DS90CR287 Lvds_data_3 DS90CR288FvalDvalLvds_data_4LvalLvds_clockSpareFval DvalLvalReceive_clockDat

12、a_a_out_7:0Data_Databoutc 7:0out_7;0上位机Data_outCameralink图像采集卡图2 cameralink 图像采集硬件流程框图28 位数据信号中包括三个数据端口：A 口(8 位) 即 data _a_7;0、 B口 (8 位 ) 即data_b_7;0、 C口 (8 位 ) 即 data_c_7;0，和四个控制信号FVAL( 帧有效 ) 、DVAL( 数据有效 ) 、LVAL( 行有效 ) 、 SPARE( 空，暂时未用) ，另外 DS90CR287还有一个 85mhz 时钟输入， 经过 Camera Link芯片转换后的时钟信号是整个camera

13、link图像采集电路的同步驱动信号，数据控制信号都和该时钟信号同步，其时序图如图3 所示：图3 DS90CR287的工作时序图各端口的配置和信号类型如下表;端端口名口信号类型类型Cpsv_Cameralink_out输STD_LOGIC_VECT_1出OR(6 DOWNTO 0)Cpsv_Cameralink_out输STD_LOGIC_VECT_2出OR(6 DOWNTO 0)Cpsv_Cameralink_out输STD_LOGIC_VECT_3出OR(6 DOWNTO 0)Cpsv_Cameralink_out输STD_LOGIC_VECT_4出OR(6 DOWNTO 0)Cpsl_ca

14、meralink1_pclk_i输STD_LOGICCpsl_cameralink4_pc入lk_iCpsv_Data_a_7:0输STD_LOGIC_VECT入OR(7 DOWNTO 0)Cpsv_Data_b_7:0输STD_LOGIC_VECT入OR(7 DOWNTO 0)Cpsv_Data_c_7:0输STD_LOGIC_VECT入OR(7 DOWNTO 0)Cpsl_Fval输STD_LOGIC入Cpsl_Dval输STD_LOGIC入Cpsl_Lval输STD_LOGIC入Cpsl_Spare输STD_LOGIC入Cpsl_Transmit_clock_i输STD_LOGICn入C

15、psl_Lvds_data_1输STD_LOGIC出来源 /去向描述Cameralink数据缓冲输出信号1Cameralink数据缓冲输出信号2Cameralink数据缓冲输出信号3CameraliCameralink 数据缓冲nk 数 据读 取 及输出信号 4缓 冲 模块数据读取及缓冲模块的时钟DS90CR287的输入数据 aDS90CR287的输入数据 bDS90CR287的输入数据 c帧有效DS90CR数据有效287 模块行有效空信号，暂时未用输入 DS90CR287 的时钟输出的低压差分信号1端端口名口信号类型类型Cpsl_Lvds_data_2输STD_LOGIC出Cpsl_Lvds

16、_data_3输STD_LOGIC出Cpsl_Lvds_data_4输STD_LOGIC出Cpsl_Lvds_clock输STD_LOGIC出Cpsl_Lvds_data_1输STD_LOGIC入Cpsl_Lvds_data_2输STD_LOGIC入Cpsl_Lvds_data_3输STD_LOGIC入Cpsl_Lvds_data_4输STD_LOGIC入Cpsl_Lvds_clock输STD_LOGIC入Cpsv_Data_a_out_7:0输STD_LOGIC_VECT出OR7:0Cpsv_Data_b_out_7:0输STD_LOGIC_VECT出OR7:0Cpsv_Data_c_out

17、_7:0输STD_LOGIC_VECT出OR7:0Cpsl_Fval输STD_LOGIC出Cpsl_Dval输STD_LOGIC出Cpsl_Lval输STD_LOGIC出Cpsl_Receive_clock输STD_LOGIC入来源 /去描述向输出的低压差分信号2输出的低压差分信号3输出的低压差分信号4输出的低压差分时钟信号输入的低压差分信号1输入的低压差分信号2输入的低压差分信号3输入的低压差分信号4输入的低压差分时钟信号DS90CR288 的输出数DS90CR据 a288 模块DS90CR288的输出数据 bDS90CR288的输出数据 c帧有效信号数据有效信号行有效信号Cameralink图 像 采 集卡的输入时钟端口名Cpsl_FvalCpsl_DvalCpsl_LvalCps