精品资料（2021-2022年收藏）课程设计28

1、I目录目录1 课程设计的目的与作用 .12 设计任务 .12.1 同步计数器 .12.2 串行序列发生器 .12.3 N 进制计数器 .13 设计原理.23.1 同步计数器 .23.2 串行序列发生器 .33.3 N 进制计数器 .34 实验步骤.34.1 同步计数器.34.2 串行序列发生器.64.3 N 进制计数器.95 设计总结 .106 参考文献 .1011 课程设计的目的与作用课程设计的目的与作用1. 了解同步计数器和序列信号发生器的工作原理及逻辑功能；2. 掌握计数器电路的分析方法、设计方法及应用；3. 掌握序列信号发生器分析方法、设计方法及应用；4. 掌握 N 进制计数器的设计方

2、法及应用。2 设计任务设计任务2.12.1 同步计数器同步计数器1.设计一个同步六进制加法计数器，无效状态为（010、101） ；2.根据同步计数器设计方法，设计出同步六进制加法计数器电路图；3.根据电路原理图使用 Multisim 进行仿真；4.用电路图进行实际接线操作；5.检查无误后，测试其功能。2.22.2 串行序列发生器串行序列发生器1.设计一个序列信号发生器，其中序列为（010001） ；2.根据串行序列发生器的设计方法，设计出串行序列发生器原理图；3.根据电路原理图使用 Multisim 进行仿真，并测试其功能。2.32.3 N N 进制计数器进制计数器1.利用 74290 设计一

3、个 88 进制异步加法计数器；2.根据 N 进制异步加法计数器的设计方法，设计出 88 进制异步加法计数器原理图；3.根据电路原理图使用 Multisim 进行仿真，并测试其功能。23 设计原理设计原理3.1 同步计数器同步计数器1. 计数器的概念：用来统计输入脉冲个数的电路，是组成数字电路和计算机电路的基本时序逻辑部件。按长度可分为二进制、十进制和任意进制计数器；按功能可分为加法、减法和可逆计数器。各触发器共用同一时钟信号的计数器，又叫同步计数器。2. 时序电路的分析过程：给定时序电路 时钟方程 输出方程 驱动方程 特性方程 状态方程 计算 CP 触发沿 状态表 状态图 时序图图 1 时序电

4、路分析过程示意图3. 设计过程：图 2 同步时序逻辑电路的设计流程图时序逻辑问题状态赋值状态转换表最简逻辑表达式逻辑图选定触发器类型检查能否自启动33.2 串行序列发生器串行序列发生器1.序列发生器的概念：指能据时钟信号输出规定序列代码信号的一种时序电路。2.设计过程：图 3 序列发生器的设计流程图3.3 N 进制计数器进制计数器1.用同步清零端或置数端归零获得 N 进制计数器的方法：（1）写出状态的二进制代码； 1（2）求归零逻辑同步清零端或置数控制端信号的逻辑表达式；（3）画连线图。2.用异步清零端或置数端归零获得 N 进制计数器的方法：（1）写出状态的二进制代码； （2）求归零逻辑异步清

5、零端或置数控制端信号的逻辑表达式；（3）画连线图。4 实验步骤实验步骤4.14.1 同步计数器同步计数器1根据要求可得其状态图如下图 4 所示时钟产生电路计数器多路数据选择器脉冲序列输出数据预置4 0 0 0 0 0000 001 011 100 110 1111 Y排列 : 210图 4 六进制同步加法计数器的状态图2.选择触发器，求时钟方程、输出方程和状态方程（1）选择触发器 由于 JK 触发器功能齐全、使用灵活，在这里选用 3 个 CP 下降沿触发器的边沿 JK 触发器。（2）求时钟方程 采用同步方案，故取 =CP012（3）求状态方程确定约束相：由设计要求可知无效状态为（010、101

6、） ，其对应的最小项和是约束210210项。由图 3 所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出图 2104。再分解可得如图 4.1 所示各触发器的卡诺图。 1010 00 01 11 10 00 01 11 1022001011100 001 0 1110 000111 0 1101图 5 次态的卡诺图 图 5.1 卡诺图 + 12 + 11 + 10 + 125 1010 2000111102 000111100010 0 1101101 1 001图 5.1 卡诺图 图 5.1 卡诺图 + 11 + 10显然，由图 4.1 所示各卡诺图便可很容易地得到： =（+）+ = +

7、 + 10 12 0 210 1 2 0 210= (+)+ = + + 1 1 20 1 01 0 2 1 01 = + + 1 2 1 2 02（4）求驱动方程由 JK 触发器的特性方程 = J + K 可得 + 1 = , = ; 0 1 20 21 , = ; 1= 0 2 1 0 ， =. 2= 1 2 03画逻辑电路图 根据所选用的触发器和时钟方程、驱动方程，便可以得到如图 5 所示的逻辑电路图6U1A74LS112D1Q51Q61PR41K21CLR151J31CLK1U2A74LS112D1Q51Q61PR41K21CLR151J31CLK1U3A74LS112D1Q51Q61

8、PR41K21CLR151J31CLK1VCC5V键键 = A &X12.5 V X2 2.5 VX3 2.5 VS2键键 = 空空格格S3键键 = 空空格格S4键键 = 空空格格S5键键 = 空空格格S6键键 = 空空格格S7键键 = 空空格格图 6 六进制同步加法计数器仿真图4.检查电路能否自启动将无效状态（010、101）带入上面的状态方程得： 0010 111 （有效状态） 0101 110 （有效状态）无效状态最终都回到有效状态，它们自身没有形成循环，因此，此电路为能够自启动的时序电路。5. 实验仪器74LS112 两片、74LS00 一片、74LS08 一片等6. 实验结果

9、经仿真和实际操作可得，此设计满足题目要求，能较好的实现目标。74.2 串行序列发生器串行序列发生器1.进行逻辑抽象，建立状态图 0 0 0 0 0000 001 010 011 100 101 1 图 7 串行序列发生器的状态图 Y排列 : 2102.选择触发器，求时钟方程、输出方程和状态方程（1）选择触发器 由于 JK 触发器功能齐全、使用灵活，在这里选用 3 个 CP 下降沿触发器的边沿 JK 触发器。（2）求时钟方程 采用同步方案，故取=CPCP012（3）求状态方程确定约束相：由建立的状态图可知无效状态为（110、111） ，其对应的最小项和是约210210束项。由图 3 所示状态图所

10、规定的输出与现态之间的逻辑关系，可以直接画出图 7 210所示电路次态的卡诺图。再分解可得如图 8.1 所示各触发器的卡诺图。 + 12 + 11 + 10 1010 00 01 11 10 00 01 11 10220010101000110010 0 1101000 0 110图 8 次态的卡诺图 图 8.1 卡诺图 + 12 + 11 + 10 + 128 10102000111102 0001111000101 0 1001100 1 10图 8.1 卡诺图 图 8.1 卡诺图 + 11 + 10显然，由图 4.1 所示各卡诺图便可很容易地得到：=（+）+ = + + 12 10 2

11、102 1 0 2 102= + + 1 1 0 2 1 01= + 1 0 0(4)求取驱动方程由 JK 触发器的特性方程 = J + K 可得 + 1 = = 1； 0 0 , = ; 1= 0 2 1 0 ， =. 2= 0 1 2 0 1 3.选择数据选择器并根据要求进行数据预置由题目要求输出六位脉冲序列知，故可选择八选一数据选择器 74LS151。由题目要求输出的六位脉冲序列为 010001，故进行数据预置为= 0, = 1， 0 1 =0， = 0， =0， =1。23454画逻辑电路图根据所选用的触发器和时钟方程、驱动方程，便可以得到如图 8 所示的逻辑电路图9U1A74LS11

12、2D1Q51Q61PR41K21CLR151J31CLK1U2A74LS112D1Q51Q61PR41K21CLR151J31CLK1U3A74LS112D1Q51Q61PR41K21CLR151J31CLK1U474LS151DG07MUXW6D04D13D22D31D415D514D613D712A11C9B10Y5G7VCC5VU5A7408J&U6A7408J&U7A7408J&S1A键键 = A X12.5 V X2 2.5 VX3 2.5 VX4 2.5 V图 9 串行序列发生器仿真图5.检查能否自启动将无效状态（110、111）带入上面的状态方程得： 0

13、0110 111 101（有效状态） 0111 101 （有效状态）无效状态最终都回到有效状态，他们自身没有形成循环，因此，此电路为能够自启动的时序电路。6.实验仪器74LS112 两片、74LS00 一片、74LS08 一片等7. 仿真分析利用 Multisim 仿真，可得以下伯德图。图 10 仿真结果CPY10经仿真可得，此设计满足题目要求，能较好的实现目标。4.34.3 N N 进制计数器进制计数器 1.74290 芯片功能介绍： 74290 芯片是常用的集成十进制异步计数器芯片之一，它是按照 8421BCD 码进行加法计数的电路。表 1 74290 的状态表输入输出99CP + 1 0

14、 + 1 1 + 1 2 + 1 3功能100000异步清零11001置 9O0计 数计 数 01 2 3U174290N&CTRDIV2DIV5QA9QB5QD8QC4INB11R911R923R0112INA10R0213 9 9 0 0 图 11.1 国标逻辑符号 图 11.2 逻辑功能示意图2逻辑设计2.1 写出 的 8421BCD 代码 = = 1000100088 2.2 求归零逻辑 = 100010007429010112.3 画连线图将两片 74290 级联起来，用置数即可得到 88 进制计数器，如图 10 所示U174290N&CTRDIV2DIV5QA9QB

15、5QD8QC4INB11R911R923R0112INA10R0213U274290N&CTRDIV2DIV5QA9QB5QD8QC4INB11R911R923R0112INA10R0213U4DCD_HEXU5DCD_HEXU6A74LS08D&V140 Hz 5 V 图 12 88 进制计数器仿真图2.4 实验器材 74290 两片、交流电源一个、显示器两个2.5 仿真分析 经仿真此设计满足要求，可以实现 88 进制异步加法计数器。5 设计总结设计总结 在这次的课程设计过程中，使我进一步的熟悉了各芯片的功能和应用；锻炼了自己独立思考问题和独自解决问题的能力。引导我们学会查资料和合理应用资料的习惯。通过此次课设，我们了解了课程设计的一般步骤，v 和设计中应该注意的问题。课设的意义在于对待问题的态度和处理问题