第9章半导体存储器ppt课件

1、第9章 半导体存储器 本章概述存储器的层次构造、半导体存储器的分类，以及高速 缓冲存储器Cache和虚拟存储器； 讲解静态随机存取存储器SRAM构造及常用SRAM存储器芯片； 表达动态随机存取存储器DRAM及常用DRAM存储器芯片； 讨论只读存储器组成、原理与分类，引见常用EPROM存储芯片和 快闪存储器FLASH； 简述新型的非挥发随机存取存储器； 最后对PC机存储器的组织与管理作了概括。9.1.1 存储系统的分层构造主存-辅存层次 ：具有主存的较快存取速度又具有辅存的大容量 和低价钱 处理存储器的容量问题。 高速缓存-主存层次 ：速度接近于Cache，而容量那么是主存的容量 处理存储器的存

2、取速度问题微型计算机中存储子系统的分层构造如下图9.1.2 半导体存储器分类 存储器分类：按存储介质分 磁外表存储器硬磁盘、软磁盘、磁带等、 光盘存储器和半导体存储器。半导体存储器分类：按制造工艺分MOS型和双极型两大类。 半导体存储器普通都是MOS型存储器。MOS型半导体存储器分类：从运用角度分 只读存储器ROM和随机存取存储器RAMROM和RAM进一步细分如下表所示 表中类型还可进一步细分： 如兼有SRAM和DRAM共同优点的组合型半导体存储器iRAM， DRAM中专为图形操作设计的WRAM和SGRAM， ROM中又有串行和并行之分，等等。 9.1.3 高速缓冲存储器Cache 1. Ca

3、che任务原理 如今微机中均设置有一级高速缓存(L1 Cache)和二级高速缓存(L2Cache)Cache内容只是主存中部分存储数据块的副本，它们以块为单位一一对应 Cache使CPU访问内存的速度大大加快。二级缓存存储系统的根本构造如下图。 9.1.3 高速缓冲存储器Cache 续1. Cache任务原理续 判别：访问存储器时，CPU输出访问主存的地址，经地址总线送到Cache 的主存地址存放器MA，主存-Cache地址转换机构从MA获得地址 并判别该单元的内容能否曾经在 Cache中存储？命中：如在那么称为“命中，立刻把访问地址转换成其在Cache中的地址， 随即访问Cache存储器。未

4、命中：假设被访问的单元内容不在Cache中，称为“未命中，CPU直接 访问主存，并将包含该单元的一个存储块的内容及该块的地址 信 息 装 入 C a c h e 中 ； 否 那 么 置换假设Cache已满，那么在交换控制部件控制下，按某种置换算法， 将从主存中读取的信息块交换Cache中原来的某块信息。2. Cache根本操作 高速缓存操作的详细实现途径：CPUCache主存。CPUCache之间按行传输，普通一行为延续的256bit，即32个字节； Cache主存之间按页又称块传输，页的大小与Cache主存 之间地址映射方式相关，通常为256个字节的整数倍。9.1.3 高速缓冲存储器Cach

5、e续 2. Cache根本操作续 1读操作 命中Cache：那么从Cache中读出数据送上数据总线，并立刻进展下 一次访问操作； 未命中Cache：CPU就从主存中读出数据，同时Cache交换部件把 被读单元所在的存储块从主存拷贝到Cache中。2写操作 三种Cache写入方法 通写Write-Through 每次写入Cache的同时也写入主存，使主存与Cache对应单元的内容 一直坚持一致。不会呵斥数据丧失，影响任务速度。 改良通写Improve Write-Through 假设Cache写入后紧接着进展的是读操作，那么在主存写入完成前即 让CPU开场下一个操作，这样就不致于呵斥时间上的浪费

6、。9.1.3 高速缓冲存储器Cache 续2. Cache根本操作续 回写Write-Back 只是在相应内容被交换出Cache时才思索向主存回写：Cache行数据只 要在它存在期间发生过对它的写操作，那么在该行被覆盖交换出 Cache前必需将其内容写回到对应主存位置中；假设该行内容没有被 改写，那么其内容可以直接淘汰，不需回写。这种方法的速度比通写法 快，被普遍采用。3. 地址映射 1 直接映射 直接映射：将主存中的块号(块地址)对Cache中的块数(块的总数)取模， 得到其在Cache中的块号。 相当于将主存的空间按Cache的大小分区，每个区内一样的 块号映射到Cache中的同一块号。

7、优点：直接映射最简单，块调入Cache时不涉及交换战略问题，地 址变换速度快。 缺陷：块冲突概率高，当程序反复访问冲突块中的数据时，Cache 命中率急剧下降，Cache中有空闲块也无法利用。9.2 静态随机存取存储器SRAM 9.2.1 SRAM构造 1. 根本存储电路6个MOS管组成：T1T4组成一个双稳态触发器。 Q=0或=1这一稳定形状表示二进制“0， 另一稳定形状Q=1或=0表示二进制“1。 T5、T6：行选通门(每个存储单元一对选通门)，受地址译码信号控制的； T7、T8：列选通门(每列存储单元一对选通门)，受列选信号控制。 存储的数据经过数据线T5/T6、D/-D和T7/T8传输

8、到外部引线I/O和-I/O， D和-D称为位线，I/O和-I/O称为数据线。1. 根本存储电路续 读出数据：相应的行选择信号和列选择信号均为有效高电平，T5、T6、 T7、T8均导通，触发器的形状Q-Q经过T5T6传送给 数据线D-D，D-D经过T7T8送到I/O-I/O 线上。 读出信息时，触发器形状不受影响，为非破坏性读出。 写入数据：地址译码器使相应的行选、列选信号有效，选中某个根本存 储电路，T5、T6、T7、T8导通，被写入的信息从I/O和线经过， 经T7、T8输入至D线和-D线，然后经过T5、T6被写入到Q端 和-Q端。 写入时能够使触发器形状发生翻转，由于是正反响的交叉耦 合过程

9、，翻转极快，所需的写入时间极短。 行选或列选信号无效低电平， T5、T6或T7、T8截止，根本存储电路 与外部数据线I/O-I/O隔断，维持原来形状不变。2. SRAM组成构造 SRAM构造：存储体和外围电路行/列地址译码器、I/O缓冲器和读写控制电路等组成，如下图。存储体：由6464=4096个六管静态存储电路组成的存储矩阵。双译码方式：X地址译码器输出端提供X0X63共64条行选线，每一行 选线接在同一行中的64个存储电路的行选端，为该行64 个行选端提供行选信号； Y地址译码器输出端提供Y0Y63共64条列选线，同一列 的64个存储电路共用一条位线，由列选线控制该位线与 I/O数据线的连

10、通。9.2.2 同步突发静态随机存取存储器SB SRAM SB RAM主要用作高性能处置器的二级高速缓存 1. SB SRAM内部构造与引脚信号KM718V889是SamSung公司的256K18位SB RAM，片内集成有多个地址寄存器、控制存放器和一个2位的突发地址计数器，如以下图所示。1. SB SRAM内部构造与引脚信号续KM718V889采用100引脚的TQFP封装，四边的引脚数分别为30、20、30、20，其引脚功能如下表所示。1. SB SRAM内部构造与引脚信号续 全宽度写入：-GW有效可实现总线全宽度的写入操作， 字节写入：-GW和-CS1都无效时-WEX和-BW结协作用可执行

11、字节写入， 制止地址流水线方式：经过-ADSP地址形状处置器可制止对地址 流水线方式的支持。 启动突发周期：经过-ADSP或-ADSC地址形状高速缓存控制器的 输入信号来启动突发周期，延续的突发地址在芯片内 部产生，并可经过引脚ADV突发地址允许来控制。 突发方式：-LBO引脚决议突发方式是线性突发还是交替突发， 电源控制：ZZ引脚控制电源封锁形状，以减少在线功耗。2. SB SRAM特点与功能 具有4次突发的二级流水线构造，支持一致时钟下的同步操作，可控 制异步输出； 具有片内地址计数器、片内地址缓冲器，可自定时写周期； 既支持按字节写入，也支持全总线宽度写入； 支持交替突发和线性突发。2.

12、 SB SRAM2. SB SRAM特点与功能续特点与功能续SB RAM主要用于支持突发访问的微处置器系统，用作高性能微处置器 的L2 Cache。芯片除-OE、-LBO和ZZ引脚外，一切输入均在时钟信号上升沿采样。片选信号有三个，控制能否访问芯片，它们和-ADSP、-ADSC及ADV共 同控制突发访问的操作启动和继续； -WEX控制读和写，见下表9.3 动态随机存取存储器动态随机存取存储器DRAM DRAM特点：存储密度高，存取速度相对较慢DRAM用途：大容量存储，普通用作计算机的主存储器主存9.3.1 根本存储电路与存储器构造1. DRAM单管根本存储电路DRAM根本存储电路多为单管电路，

13、只需一个管子T和一个(寄生)电容C单个根本存储电路存放的是“1还是“0，取决于电容器的充电形状。1. DRAM单管根本存储电路续读操作 行地址译码选中某一行，该行上一切根本存储电路中的管子T全导通， 于是连在每一列上的刷新放大器读取该行上各列电容C的电压。 刷新放大器灵敏度高，将读得的电压放大整构成逻辑“0或“1的电平。 对列地址进展译码产生列选信号，列选信号将被选行中该列的根本存 储电路内容读出送到芯片的数据输入输出I/O线上。写操作 相应行、列选择线为“1，数据输入输出I/O线上的信息经刷新放大 器驱动后再经过T管加到电容C上。刷新(再生) 在读写过程中，某条行选线为“1，该行上一切(各列

14、)根本存储电 路都被选通，由刷新放大器读取电容C上电压； 对非写的存储电路，刷新放大器读出、放大、驱动之后又立刻对之重 写，进展刷新(又称再生)，维持电容C上的电荷，坚持该存储电路中 的内容即形状不变。 电容C是MOS管的极间电容，容量很小，读出时电容C上的电荷又被寄 生的分布电容分泄，因此读出后原来C上的电压变得极小，是破坏性 读出，读后必需重写。1. DRAM单管根本存储电路续刷新操作周期电容C上电压将按exp(-t/(RC)指数规律放电，因此DRAM须不断进展读 出和再写入，以使泄放的电荷得到补充，即要进展刷新(再生)。虽然 每次读写操作都进展了刷新，由于读写操作是随机的，不能保证 对D

15、RAM中的一切根本存储电路都按时刷新，因此必需设置专门的电路 来对DRAM中的一切存储电路周期性地进展刷新操作。每个DRAM存储单元两次刷新的间隔时间随温度而变化，普通为1 100ms。在70情况下典型的刷新时间不超越2ms。2. DRAM组成组成以下图是由单管存储元件组成的DRAM存储矩阵简图，共有16384个存储单元，每个存储单元只需一个存储元件，故存储容量为16K1。它需求14位地址码。分成X地址码7位和Y地址译码7位来共同选择所需的存储单元。9.3.2 传统DRAM存储器 1. 早期DRAMIntel 2164A：64K1存储芯片，需16条地址线对片内65536个存储单元寻址。数据线只

16、需一条，且读出与写入是分开的，8片位并联可构成64KB存储器。2164A芯片只需8条输入地址线，分别在-RAS和 - C A S 信 号 控 制 下 ， 分 时 将输入的8位地址送入片内的行地址锁存器和列地址锁存器。1. 早期DRAM续2164A存储体：64K，由4个128128的存储矩阵组成。 每个存储矩阵由7条行地址和7条列地址进展寻址。 行地址锁存器的RA6RA0同时加到4个存储矩阵上，对每个存储矩阵 都选中一行，共选中并读出512个存储单元电路的内容送读出放大器， 经鉴别后重写，到达刷新目的。 列地址锁存器的CA6CA0也同时加到4个存储矩阵上，对每个存储矩 阵选中一列，然后经由RA7

17、与CA7控制的4选1的I/O门控电路选中一个 单元，对其进展读写。读写控制引脚-WE：数据的读出与写入是分开的。 -WE为高电平是读出，控制将选中单元的内容经过输出缓冲器在Dout 引脚上输出； -WE为低电平是写入，Din引脚上数据经由输入缓冲器写入选中的单元。1. 早期DRAM续2164A没有片选信号，片选功能由-RAS和-CAS完成。2164A为双列直查式DIP16引脚，如下图。总线周期：读周期、写周期早写、延迟写、读-修正-写周期、 刷新周期包括自我刷新、隐含刷新、刷新CBR等； 2164A还支持快速页面操作方式。2. FPM DRAM FPM DRAM(快速页面方式DRAM)：传统D

18、RAM的改良型。 传统DRAM存取数据前必需分别输入行地址和列地址。 计算机中存储的大量数据普通是延续存放的，一页内相邻数据存储的 行地址高位地址一样而列地址低位地址延续变化； 为提高访问速度，采用触发行地址后延续输出列地址行地址不变 的方式。 一页：行地址不变，列地址从全0到全1的存储空间，一页通常是 1024字节的整数倍。 FPM DRAM：具有上述访问操作方式的存储器(Fast Page Mode DRAM )。快速页面方式实现：必需由内存芯片和内存控制器通常在芯片组中 共同配合完成。FPM DRAM存储器：多为 72线的SIMM内存条，存取时间不断缩短， 从120ns到上世纪末的60n

19、s，任务电压5V。3. EDO DRAM EDO DRAM(Extended Data Output DRAM：扩展数据输出DRAM) 与FPM DRAM制造技术一样，只添加少量EDO控制逻辑电路。 读写FPM DRAM数据时，必需等当前总线周期完成才干输出下一个总 线周期地址，而EDO DRAM因采用了特殊的内存读出控制逻辑，在读 写一个存储单元的同时启动下一个延续的存储单元的读写周期， 从而节省了重选地址的时间，加快了读写速度。 与FPM DRAM相比，EDO DRAM性能约提高了15%30%，而两者 制造本钱相近。芯片组支持：EDO DRAM所添加的机能必需在相应的芯片组支持下才干实现效

20、率的提高。EDO DRAM内存条：多采用72线的SIMM封装，少部分也采用168线的DIMM封装，存取时间为50ns70ns，任务电压5V。9.3.3 高速大容量SDRAM和RDRAM存储器 1. SDRAMSDRAM(Synchronous DRAM：同步DRAM)是广泛运用于计算机中的高速大容量存储器，在相当长时期内是存储器市场的主流。前述的DRAM是非同步存取存储器，在存取数据时必需等待假设干时钟周期才干接受和发送数据，如FPM DRAM和EDO DRAM须分别等待3个和2个时钟周期。这种等待限制了存储器的数据传输速率，FPM DRAM和EDO DRAM的速率不能超越66MHz。(1)

21、SDRAM概述SDRAM在同步脉冲控制下任务，和CPU共享一个时钟周期，在实际上可与CPU外频同步。多数SDRAM搭配运转的时钟频率为66MHz133MHz，存取时间为15ns7ns。Intel 430VX芯片组支持的SDRAM，在66.6MHz存储器总线速度下，流水操作到达7-1-1-1的时序水准，即第一次存取要7个时钟周期，接下来的存取都在1个时钟周期内完成；假设总线速度更高，那么第一次存取所需的时钟周期数会更少。当系统时钟添加到100MHz以上时，SDRAM比EDO DRAM的优点愈发明显，曾经接近主板上同步Cache的3-1-1-1时序水准。(1) SDRAM概述续SDRAM运用3.3

22、V电压，功耗比FPM DRAM和EDO DRAM都低。封装采用168线DIMM，见以下图。2SDRAM芯片构造与特性 HM5264805芯片：典型64Mb的SDRAM存储器，其内部构造如以下图所示。HM5264805内部：4组存储体，每组为40964096矩阵，即4096行512列8位，因此64Mb呈现2M8位4组的方式。4组存储体可同时翻开，可以同时或独立操作，各组可串行任务也可交替任务。2SDRAM芯片构造与特性续HM5264805操作：支持突发的读/写操作和突发读/单次写操作，突发长度可编程为1行/2行/4行/8行/整个页面512字节，突发过程亦可编程设定，突发操作能延续进展，支持突发停

23、顿。HM5264805芯片刷新一遍需4096个周期，共64ms。支持自动刷新和自我刷新两种方式。芯片3.3V供电，CLK时钟频率为100MHz/125MHz，信号接口电气特性符合LVTTL。HM5264805采用DIP54脚封装引脚位置、称号与含义如下图时钟允许引脚CLE ：SDRAM引脚与以往最大的不同。CLE决议下一个CLK能否有效：CLE为高电平那么下一个CLK有效， 为低电平那么下一个CLK无效；该引脚支持SDRAM挂起方式， 降低后备形状功耗。 3SDRAM操作 SDRAM有多种操作方式，根据引脚-CS、-RAS、-CAS、-WE和地址信号的形状，HM5264805解读并执行不同的操

24、作，如下表所示。3SDRAM操作续DESL：忽略命令。当无效高电平时，SDRAM忽略一切输入的命令，内部依然坚持原有的形状。NOP：无操作命令。为非操作命令，SDRAM原内部操作仍继续进展。BST：全页面操作方式下的突发停顿命令。用于停顿一次全页面(512字节)的突发操作。READ：列地址锁存与读命令。启动一次读操作，突发读操作的起始地址由列地址AY0AY8和组选择地址A12/A13决议。READA：伴随自动预充电的读操作。该命令迫使长度为1、2、4或8的突发读操作之后自动执行一条预充电操作。当突发长度为整个页面时该命令无效。WRIT：列地址锁存与写命令。等待一次写操作，突发写操作的起始地址由

25、列地址AY0AY8和组选择地址A12/A13决议。WRITA：伴随自动预充电的写操作。该命令迫使长度为1、2、4或8的突发写操或单次写操作之后自动执行一条预充电操作。当突发长度为整个页面时该命令无效。ACTV：组激活。激活组选择信号A13A12和行地址AX0AX11所选择的组。当A13A12为00、01、10、11时分别激活第0、1、2、3组。3SDRAM操作 续PRE：组预充电。启动A13A12所选择的组预充电。PALL：预充电一切组。该命令对一切的组进展预充电操作。REF/SELF：自动刷新/自我刷新操作命令。MRS：方式存放器设置命令。对方式存放器进展设置，控制SDRAM任务在不同的操作方式下。执行MRS操作期间，经过地址线上的A0A13对方式存放器各位进展设置，可定义突发长度、突发类型、延迟、测试方式、开发特定属性等，使SDRAM适用于各个领域。SDRAM突发操作是一种主要的操作方式。SDRAM的操作形状主要受CKE信号控制。SD