管的版图设计

1、目 录第1章 N/P MOS晶体管的版图设计教学导航2情境1 N/P MOS晶体管的版图设计21.1 项目创建21.1.1 软件环境设置21.1.2 工艺文件导入3 版图图层定义21.2 版图层次21.2.1 三极管工艺流程和版图的对应关系2 CMOS集成电路工艺流程和版图的对应关系31.3设计规则61.3.1 设计规则的由来61.3.2 设计规则的理解71.3.3 设计规则的实例71.4电路图绘制141.5版图绘制161.6版图验证161.6.1 概述161.6.2 设计规则检查161.6.3 版图与电路图一致性检查17重点回顾18【学习目标】（1） 设置Cadence软件环境；（2） 初步

2、理解版图的层次与集成电路工艺流程的对应关系；（3） 初步理解设计规则，并能在实际的版图设计应用；（4） Cadence Virtuoso Schematic Editor基本操作；（5） Cadence Virtuoso XL Layout Editor基本操作；（6） 进行DRC物理验证。【重点难点】（1） 版图的层次与集成电路工艺流程的对应关系；（2） 设计规则的理解；（3） N/PMOS晶体管版图绘制；（4） DRC物理验证流程。【参考学时】 6学时情境1 N/PMOS晶体管版图设计1. 任务目的通过设计一个N/PMOS晶体管版图，了解Cadence软件环境设置、设计规则、Cadence

3、 Virtuoso Schematic Editor和Cadence Virtuoso XL Layout Editor基本操作和DRC流程；2. 任务要求完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，并通过Cadence Virtuoso XL Layout Editor绘制N/PMOS晶体管版图，并通过DRC验证。3. 电路图 N/PMOS晶体管电路图如图1.1所示，其中NMOS晶体管的栅长为1m，栅宽为3m，PMOS晶体管的栅长为1m，栅宽为6m。 NMOS电路图 PMOS电路图图1.

4、1 N/PMOS晶体管电路图小知识（1）N/PMOS晶体管的电路符号的记忆方法：MOS晶体管的电路符号类似于三极管，其中gate相当于base，source相当于emitter，drain相当于collector，表征了MOS晶体管和三极管在本质上是相似的。该电路符号为常用的电路符号。（2）N/PMOS晶体管的另一种常用电路符号：这种电路符号用于背栅接于已知电位的情况。4. 软件环境设置完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，并通过Cadence Virtuoso XL Layout

5、Editor绘制N/PMOS晶体管版图，并通过DRC验证。5. 电路图绘制6. 版图绘制以PMOS晶体管版图为例，除了制定的尺寸外其他的都是以最小尺寸来绘制，在具体的电路中，尺寸是确定的。（1）. 有源区（active/TO层）根据管子的尺寸定义PMOS晶体管的active的宽度为6um（2）. 栅端(gate/GT层)根据管子的尺寸定义PMOS晶体管的gate的宽度是1um：此处要注意设计规则：GT overhang out of TO >=0.55 um;Poly1 gate to related diffusion edge >= 0.5 um.（3）. 源漏的制备在有源区的

6、地方进行自对准注入SP，形成PMOS的源和漏此处需要注意的设计规则：P+ implant enclose Active >=0.5 um（4）. 接触孔（W1）一般都是以最小尺寸来进行绘制孔，在有限的范围内，尽可能打多一些孔：此处需要注意设计规则：MIN & MAX size = 0.5um* 0.5um;P+ active overlap contact >= 0.3um;N- active overlap contact >= 0.15um;Metal 1 overlap contact >= 0.3 um. （5）. N阱的制备在做PMOS晶体管的区域推一

7、个Nwell此处需要注意的设计规则：Overlap from N-well to P+ inside N-well >= 1.3um（6）. 衬底的连出N-well的引出此处需要注意的设计规则：Spacing of N+ Active to P+ Active inside N-well >= 1.0umN+ implant enclose Active >=0.5 um（7）. NMOS晶体管版图具体步骤与PMOS类似，参见下图 有源区 栅 源漏和接触孔 P阱 P阱接触7. 物理验证以PMOS为例，用Calibre工具进行DRC（设计规则检查）。（1）.导出GDS文件点击f

8、ile-export-stream点击library Browser选取所需进行DRC的版图文件，然后关掉对话框在Run Directory中填入保存gds文件的路径成功导出gds文件（2）.设计规则检查运行calibre-drc：选择calibre-Run DRC选取欲做DRC的版图的文件选取DRC规则文件填写DRC运行路径点击Run DRC, 如果有同名文件的存在，会提示是否覆盖，点击OKDRC运行输出结果1.1 项目创建硅基集成电路制造技术的基础之一是在硅片表面上热生长一层氧化物的能力，氧化物掩蔽技术是一种在热生长的氧化层上通过刻印图形和刻蚀达到对硅衬底进行扩散掺杂的工艺技术，与早期的合

9、金工艺相比，六十年代兴起的平面工艺借助精密的氧化光刻工艺能够形成更为复杂的图形，这是大规模晶体管发展的关键因素。1.2版图层次为了1.2.2 CMOS集成电路工艺流程和版图的对应关系下面以N阱工艺、CMOS反相器版图为例，进行工艺流程和版图的对应关系的讲解。1. 材料准备: 首先是硅片准备，一般采用轻掺杂P型<1 0 0>硅片。图 硅片【小提示】（1）关于版图因为一个晶圆的衬底或者外延是整个晶圆上都生长的，所以在这一环节我们不需要任何的mask（掩膜）来做掩蔽。（2）关于外延为了抑制闩锁效应，可以在重掺杂的P型硅片上进行P-外延，缺点是成本较高。2. 阱的制备: 对于给定的硅片来说

10、，其衬底是确定的某一类型，不是N型就是P型。同时NMOS需制作在P型材料上，PMOS则需制作在N型材料上。对于CMOS工艺，需要在同一硅片上制作NMOS和PMOS，也就意味同时需要N型材料和P型材料。为解决这一问题，需要在一种衬底材料上制造出相反掺杂类型的“衬底”，即常说的阱（well or Tub）。根据原始衬底和阱的类型，CMOS工艺可以分为：P-well工艺、N-well工艺和Twin-well工艺；评价阱的关键参数：阱的结深（Xj）和阱电阻（Rs）。工艺流程：外延氧化光刻离子注入推阱阱形成时剖面图与版图对应关系【小提示】此工艺采用的是双阱工艺，则需要选择性地制备P-well和N-wel

11、l。但是因为在N-well以外的区域都是P-well，则我们只需要一个mask，这里我们选择N-well，即TB layer。 3. 隔离的制备: 在CMOS集成电路中，所有的器件都制作在同一个硅衬底上，它们之间的隔离非常重要。如果器件之间的隔离不完全，晶体管之间的泄漏电流会引起直流功耗增加和晶体管之间的相互干扰，甚至有可能导致器件的失效。常见的隔离技术有LOCOS、STI等。对于0.35m以上的制程，CMOS工艺采用的隔离技术一般是LOCOS（Local Oxidation of Silicon局部氧化），这种工艺以氮化硅掩膜实现了硅的选择性氧化，除需形成有源区的区域以外，其它的区域均生长一

12、层厚的氧化层，称为隔离或场氧化层。工艺流程：氧化淀积氮化硅LOCOS光刻LOCOS刻蚀场光刻场注入场氧隔离形成时剖面图与版图对应关系【小提示】 （1）关于版图需要在晶圆上有选择性制备场氧，所以需要有源区mask，即TO layer。（2）关于LOCOS在LOCOS隔离工艺中，连接晶体管的金属或多晶硅连线作为栅，栅两侧的N+扩散区作为源/漏将形成一个寄生的场管。为避免该寄生场管开启引起的泄漏电流等问题，通常会通过场注入（channel stop implant）来提高场寄生管的开启电压。但是如果场注入剂量太大，则会降低源/漏对衬底的单结击穿电压，增加S/D的结电容，降低MOSFET的传输速度。

13、（3）关于STISTI（Shallow Trench Isolation浅槽隔离）工艺流程的主要步骤为：槽刻蚀氧化物填充CMP平坦化，这一工艺在制作亚0.25m器件时尤其有效。4. 多晶硅栅的制备: 栅工艺段是整个工艺的关键之一，栅氧化层的质量影响Vt（固定电荷，可动电荷）、BV（缺陷）、栅控能力gm、器件老化、亚阈值电流等。栅氧化、多晶淀积以及多晶掺杂在工艺上要求连续完成。为了消除SIN应力和场氧工艺中SIN对有源区表面的影响，改善表面状态，在栅氧之前，需要做牺牲氧化。工艺流程：栅氧淀积POLYPOLY掺杂POLY光刻刻蚀多晶硅栅形成时剖面图与版图对应关系【小提示】需要在晶圆上有选择性制备栅

14、，所以需要栅mask，即GT layer。5. 源/漏的制备: 通过注入形成硅栅器件的源和漏。漏端附近沟道区中的高电场时是引起短沟热载流子效应的主要原因，为了减小沟道电场，VLSI中的N沟道几乎全部采用渐变漏掺杂结构，一般由两次杂质注入形成，最常用的两种渐变结构是双扩散漏（DDD）和轻扩散漏（LDD）结构。工艺流程：氧化N+光刻N+注入氧化P+光刻P+注入N+区域注入时剖面图与版图对应关系P+区域注入时剖面图与版图对应关系【小提示】（1）关于版图需要在晶圆上有选择性制备源漏区域，同时所以需要源和漏两个mask，即SP layer和SN layer。（2）关于多晶硅栅因为多晶硅栅的屏蔽作用，注入

15、的杂质不能进入到多晶硅栅下面，故源、栅、漏之间的对准不受其它的因素影响而自对准形成。这是硅栅工艺区别于AL栅工艺的主要特点。6. 接触孔的制备: 开出硅和预淀积的导电材料之间形成欧姆接触所需的窗口。工艺流程：接触孔形成时剖面图与版图对应关系【小提示】需要在晶圆上有选择性制备接触孔，所以需要接触孔mask，即W1 layer。7. 金属1的互连: 形成电路连接关系所需的互连金属线。工艺流程：金属淀积金属1形成时剖面图与版图对应关系【小提示】需要在晶圆上有选择性制备金属连线，所以需要金属1 mask，即A1 layer。8. 后续工步: 如果有第二层金属，还需做通孔和第二层金属形成电路连接关系所需

16、的互连金属线。最后需做钝化层，并光刻开出后道封装时引线键合的窗口。【小经验】从事版图设计必须了解工艺，编写设计规则、设计全定制的元件都需要了解工艺。尝试着在看版图的时候想象其空间结构。【小结】工艺流程和版图层次的对应图：SP、SNW1A1W2、A2等工艺流程 版图层次材料准备阱的制备隔离的制备栅的制备源漏的制备接触孔的制备金属1的互连后续工步无掩膜TBTOGT 1.3.1设计规则设计规则，顾名思义，即版图设计工程师在绘制版图时所需遵循的一系列规则。设计规则明确规定了各个层次的最小尺寸以及层次间的交叠最小尺寸和间距最小尺寸等，体现了制造工艺的物理限制，比如光刻工艺中的分辨率、多层光刻版的套准、刻

17、蚀、表面不平整等。版图：裸芯片的照片：1.3.1设计规则的由来那么它是怎么来的呢？首先这些最小尺寸不是随便定义的，它是由集成电路制造厂里的负责定义和优化制造工艺的工程师基于制造工艺波动、制造设备的能力限制、电路可靠性等因素的考虑而定义的，其次版图设计师必须严格遵循此规则，不然电路功能或者成品率将受到影响，甚至芯片会报废。1.3.2设计规则的理解1.术语定义: 术语定义示意图2宽度规则如果版图绘制时线宽小于规则规定的最小宽度，则在芯片制造过程中有可能由于刻蚀等原因造成该图形有缺口，严重的甚至会导致断路。宽度规则示例【小提示】在集成电路制造中，版图上绘制的图形有时需流过电流，比如用于电路电气连接的

18、金属层。绘制该图形时一般其线宽要比最小规则大得多，其线宽值的大小是由流过该图形的电流的大小决定的。3间距规则两个图形之间的间距（SPACE或者CLEARANCE）有最小的距离要求。如果版图绘制时图形之间的距离小于间距规则要求的最小距离要求，则在芯片制造过程有可能会造成两个图形短路。间距规则示例4交叠规则两个图形之间相交叠（OVERLAP）或者相覆盖（EXTENSION）的区域有最小的尺寸要求。对于金属层与接触孔的交叠，如果金属层覆盖接触孔的尺寸小于交叠规则要求的最小尺寸要求，则有可能在芯片制造过程中，金属层不能完全覆盖接触孔，导致连接不可靠，严重的甚至会导致开路。金属充分覆盖接触孔(a)和未充

19、分覆盖接触孔(b)的版图、剖面图的对比对于多晶硅栅对有源区的覆盖，如果多晶硅栅不能充分覆盖有源区，在注入的时候会导致源漏短接，造成短路。多晶硅栅充分覆盖有源区(a)和未充分覆盖有源区(b)的版图、剖面图的对比 设计规则的实例1N-well（TB）层设计规则a. N-well width for interconnect 2.5b. N-well width for resistor 4.0c. N-well spacing with different potential 4.0d. N-well spacing with same potential 1.4e. Overlap from N

20、-well to N+ inside N-well(pick up) 0.4f. Space from N-well to N+ outside N-well 2.1g. Overlap from N-well to P+ inside N-well 1.3h. Space from N-well to P+ outside N-well(for P-well pick up) 0.82N-well（TB）层设计规则解读2设计规则图示Overlap from N-well to P+ inside N-well >= 1.3umSpacing of N+ Active to P+ Act

21、ive inside N-well >= 1.0um【小提示】设计规则通常分为微米设计规则和设计规则两种： 微米设计规则以微米为单位直接描述版图的最小允许尺寸；设计规则以为基准，最小允许尺寸均表示为的整数倍。近似等于将图形移到硅表面上可能出现的最大偏差。如限制最小线宽为2，窄了线条就可能断开。可以随着工艺的改进而线性缩小，这就使设计变得更加灵活。 版图验证版图绘制的下一个步骤就是版图验证。版图验证的目的：版图是否满足设计规则、版图的布线与实际电路图的连接关系是否一致、版图是否违反电气规则、提取参数以进行后仿真。 版图验证的原因首先设计规则多达几千条，而且芯片版图有很多的部件和连线，即使是

22、世界上最严谨的人也难免在个别地方有被疏忽的错误；其次芯片版图中即使很微小的错误，也可能导致制造出来的芯片报废；再次制造掩膜版的费用比较高，同时芯片制造周期也很长，所以为了降低芯片开发成本、缩短流片时间必须保证制版数据准确无误，也就意味着必须进行版图验证。 版图验证的工具版图验证工具主要有：Diva、Dracula、Calibre。Diva是一个与版图编辑器完全集成的交互验证工具，它是嵌入在cadence的主题框架中，是在线验证，比较简单快捷，但是验证较为粗略；Dracula验证系统目前是版图验证的标准，运算能力强，能验证和提取较大电路，但使用不如Diva简便；Calibre是Mentor公司开

23、发的优秀工具，同时具有Diva和Dracula的有点，逐渐成为业界的最佳选择。下面以Dracula工具为例，详细介绍版图验证工具的用法。1. Dracula工具集组成DRC（Design Rule Checking）、Electrical Rule Checking（ERC）、Layout versus Schematic cross checking（LVS）、Layout Parameter Extraction（LPE）、Parasitical Resistor Extraction（PRE），其中DRC和ERC一般都是合并执行的。 2. Dracula工具集简介DRC，即版图设计规则检

24、查：（1）对版图几何图形进行检查其是否符合工艺规定（2）检测无效器件 （3）检测错误的注入类型、衬底偏置、电源和地连接等LVS，即版图与电路图的一致性检查：（1）LVS程序检查版图找出器件，然后提取出来与电路图进行比照。（2）需预先提取版图电路图的网表LPE：版图寄生参数提取：（1）计算和提取节点的固定电容（2）MOS管的栅极尺寸等（3）以SPICE兼容的格式报告版图寄生参数PRE：寄生电阻的提取：与LPE不同，PRE提取导线的寄生电阻和导线间的寄生电容3. Dracula版图验证流程：4. Dracula 交互界面 4. Dracula DRC流程：建立用于存放验证产生的数据文件的文件如:/

25、home/eda/dracula/drc运行Candence，将版图转换为.gds文件将Command files（DRC.drc LVS.lvs）拷到相应的文件夹下将转换出来的.gds文件放入/home/henl/dracula/gds文件夹将INDISK改为.gds文件的存放路径将PRIMARY、RINTFILE改为你的cell名称在命令行下，进入drc目录（cd Dracula/drc）键入PDRACULA（一定要大写），运行键入/g DRC.drc（调入DRC规则文件）键入/f键入./>drc.log查看运行结果查看结果：键入dtpad out_amplifier.sum查看DRC结果；也可根据交互窗口提示，在DRC.drc中找到对应表述修改错误