100MHz等精度频率计设计(基于VerilogHDL]

1、WORD完美格式技术资料专业整理数电课设报告姓名：郑中权学号：152210303127班级：电子1班江苏科技大学2017/10/12100MHz等精度频率计设计（基于 Verilog HDL ）一、设计要求:提供一个 幅值为10mV 1 V,频率为1 100MHz的正弦信号，需测试以下指标：1 .频率：测频范围1Hz 100MHz，测频精度为测频全域内相对误差恒为百万分之一。2 . 占空比：测试精度 1% 99%3 .相位差：测试两个同频率的信号之间的相位差，测试范围0 360二、设计分析使用FPGA数字信号处理方法，首先需要将正弦信号转换成可读取的数字方波信号，再经过FPGA设计计算得出所需

2、测量值。三、模电部分首先选择比较器，对于 100 MHz信号，比较器灵敏度需要达到5ns内，TI公司的LTV3501灵敏度为4.5ns ,符合要求jo « so n iha>Vim ? 20 mVpp10w543Nt0 F ig uroI口 50-MHz Sin- Wav4ifi a 1b ni 14 1C 19 30Time 闻Figure 10 Rejponw m 100-mhe 5 Ine wave(±2 5-v Dual Supply Into 54)-11 QgiMmgpfli Input)由TLV3501数据手册得知：当频率低于 50MHz的时候，正弦波的

3、峰峰值需大于20mV ,频率高于50MHz时，峰峰值需大于1V。然后需要选择放大器，当正弦波幅值为10mV时，放大倍数需大于 35。方法通过二级放大，一级用OPA847放大20倍，二级用 OPA675放大8倍，得到总放大倍数 160的正弦波。经转换后的输出电压符合 TTL电平要求，可以被识别出0和1。四、数电部分开发板：Cyclone IV E: EP4CE6E22C8板载时钟为50MHz,带4个按键和一个复位键（按键按下为0,抬起为1）,四个七段数码管（共阳），FPGA的引脚可由杜邦线引出。设计思路：测量频率：输入一个100MHz的基准频率，由计数器 CNT1来计算基准频率的上升沿个数，即周

4、期数。输入一个被测信号，它由计数器CNT2来测量周期数。两个信号在同一个使能信号EN （使能信号时间为12s）下开始计数，计数完后，存储计数结果，由（CNT1 *10）可以算出具体的计数时间（单位 ns）,再由（CNT1 * 10ns） /CNT2 ）*10人9可算得被测信 号频率，单位Hz。测量占空比：同样由CNT1测量基准信号100MHz的周期数，使能信号还是 EN。CNT3测量的也是100MHz，但是它的使能信号是在 EN使能时，有被测信号时且被测信号为高电平时计数， 测得的是被测信号高电平中100MHz周期数的个数，即在一段时间内，高电平的计数个数占总计数个数的比例。所以占空比计算公式

5、为 CNT3/CNT1 *100 。测量相位差：CNT3同前。CNT4测量的也是100MHz，但它的使能信号为当被测信号 1为高电平，被测信号 2为低电平。即被测信 号1超前被测信号2的部分计数。用 CNT4/CNT3 *180即被测信号1和被测信号2的相位差，但有一个 限制，就是被测信号 1和被测信号2的占空比都为50%。川T ） 一fei J 化0 I t 曲*)/口/2 门/Hx占至国 z CnJrS /CjvT ( . it TOO1棍检£ ：y的* 倍原理图:原理图仿真: 频率：占空比:”图胭档胆胆粗陋幽静匐11test.WfKFY.vDI=FLvPL .VLPM_PLLv

6、CDUterSZ.vprocess .vMUX.vSMG.vTEST, vwfmySZQLJ :下载用的顶层文件 test :仿真用的顶层文件 KEY :按键模块，用于按键消抖DFF1 : D触发器，用于等待被测信号上升沿 PL :用于产生测试信号LPM_PLL :用LPM生成的锁相环，用于倍频 couter32 : 32位计数器 process :用于选择数据输出及数据计算 MUX : 4选1选择器，选择输出计数器的值 SMG :驱动4个7段数码管mySZPLJ顶层文件KEY模块加入按键模块是为了防止按键抖动，同时实现TOGGLE,即按一下开始计数，再按一下计数结束。/懂说庄制/* 麻久ac

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11、内kc输出洪行翻造 an好与不面主翦代码无差别DFF1模块DFF1模块可以让使能信号和基准信号，被测信号等同上升沿，提高精准度。2/* 喻M CLK菊入所钳3/*D喻人控制/-TCLK祺训信号5/*nCLR三相清零，吊电平胃区6/*粕出=EX计数便能7* * -F « » «1 4*5：-：-.一却说*不聊w外静串好兽a&mduh OF Fl (C1K,儿nCLR,以：9012input CLK 口.UBM EN;吟皿cmalways# (zo-ede CZ1K cz re jedse mCLJU Jaeglr：2 &1718二，2021xr(&a

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16、;= 13 DOC &£. temp$< fi：> oao) O ： i：一50enczn>zdu.lrLPM_PLL 模块由于板载晶振50M,达不到100MHz要求，加入LPM_PLL模块为了倍频，彳#到所需要的100MHz基准信号。|patUia 13Mm ISMib 3HJe MAh. 3LDfw SMta 3tMn4Mfb5骑 R k1,工fl o_| | i _i_rLJii _i _ii _ii _ii _|_rn_舞 e -x| 函嬷酒依幽*x的幽xrLrLrLrLrLn_rLrLn_rLn_rLrLrLrLrLcouter32 模块计数器，采

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18、(OT - 1)5qLm DC'UT - DCUT + D; end end21er. dinodulcprocess 模块process模块仅用于仿真使用。软件转换，由于计算结果会溢出，这里下载到板子的程序并不包含这个,1/'赖调建伊2/*SjA sGi计触国：i.|却幅肆3/.3计就器二i十部培用1*5计辑芾3计时后果5/*白士骨粉器U计却堵中6/*SE二送彝柏出的给星;7药车（豆工.江艺不强：8/*占空比<F1135 )3/叫位差（山岳丁）1-0f V*出EDMA处迎后船造来117*12Kdul ps" (Qlp Q2f 第.h sza131号input&

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