EDA与VHDL断改错题集

1、一、 判断对错(并改正)1、CONSTANT T2：std_logic <= 0; （ 错 ） 改正：把<= 换为 := 。2、若某变量被定义为数值型变量，未赋初始值时默认值为0。（ 错 ） 改正：把0的单引号去掉。3、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。（ 错 ） 改正：“变量（VARIABLES）”改为“信号”。4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量wr，可以直接对wr赋值。 （ 错 ） 改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5);

2、定义了一个状态机类型wr，需要定义一个该类型的对象，才可以对该对象赋值。5、进程语句中，不管在何时，process语句后面必须列出敏感信号 （ × ）包含wait语句的进程语句可不列出敏感信号。6、VHDL语言与计算机C语言的没有差别。 （ × ）l 运行的基础 计算机语言是在CPURAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 l 执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作l 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系7、在结构体中定义一个全局变量（VARIABLES），可

3、以在所有进程中使用。 （ × ） “变量（VARIABLES）”改为“信号”。8、Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数 （ ） 9、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。 （ × ）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法10、VHDL可以采用层次化的设计，一个高层的结构体中可以调

4、用低层的实体 （ ）11、一个VHAL程序中仅能使用一个进程（process）语句。 （ × ） 可以使用多个进程语句。12、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。 （ × ） 逻辑运算符<关系运算符<乘法运算二改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：l CASE sel ISl WHEN“00”=>q<=a；l WHEN“01”=>q<=b；l

5、 WHEN“10”=>q<=c；l WHEN“11”=>q<=d；l END CASE；l 答案：CASE语句缺“WHEN OTHERS”语句。2. 已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段：l LIBRARY IEEE；l ；l ENTITY add ISl PORT（data_in1, data_in2：IN INTEGER；

6、l data_out：OUT INTEGER）；l END add； l ARCHTECTURE add_arch OF add ISl CONSTANT a:INTEGER<=2；l BEGINl data_out<=( data_in1+ data_in2) * a；l END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。3. 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：l ARCHITECTURE test_arch OF test ISl BEGINl SIGNAL B：STD_LOGIC；l Q<= B；

7、END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。4. 已知A和Q均为BIT类型的信号，请判断下面的程序片段：l ARCHITECTURE archtest OF test ISl BEGINl CASE A ISl WHEN 0=>Q<=1；l WHEN 1=>Q<=0；l END CASE；l END archtest；答案：CASE语句应该存在于进程PROCESS内。三 判断改错题（3分×6题）（评分标准：给出正确答案1分/题；答案基本正确0.5分/题。） 1 已知A和Q均为BIT类型的信号，请判断下面的程序片断： A

8、RCHITECTURE test OF test IS BEGIN CASE A IS WHEN '0' => Q <= '1' ； WHEN '1' => Q <= '0' ； END CASE ； END test ； 【参考答案】： CASE语句应该存在于进程PROCESS内。2 已知start为STD_LOGIC类型的信号，sum是INTEGER类型的信号，请判断下面的程序片断： PROCESS (start) BEGIN FOR i IN 1 TO 9 LOOP sum := sum + i ；

9、END LOOP ； END PROCESS ； 【参考答案】： sum是信号，其赋值符号应该由“:=”改为“<=”。3 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN SIGNAL B ：STD_LOGIC ； Q <= B ； END test ； 【参考答案】： 信号SIGNAL的申明语句应该放在BEGIN语句之前。4 已知A和B均为STD_LOGIC类型的信号，请判断下面的语句： A <= '0' ； B <= 'x' ； 【参考答案】： 不定

10、态符号应该由小写的x改为大写的X。5 已知A为INTEGER类型的信号，B为STD_LOGIC类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN B <= A ； END test ； 【参考答案】： A和B的数据类型不一致，不能相互赋值。6 已知sel是STD_LOGIC_VECTOR(1 DOWNTO 0)类型信号，而a、b、c、d、q均为STD_LOGIC类型信号，请判断下面给出的CASE语句： CASE sel IS WHEN “00” => q <= a ； WHEN “01” => q <= b ；

11、 WHEN “10” => q <= c ； WHEN “11” => q <= d ； END CASE ； 【参考答案】： CASE语句缺“WHEN OTHERS”语句。 四、判断下面程序中是否有错误，若有错误请改正；1、SIGNAL A,EN:STD_LOGIC;PROCESS(A,EN)VARIABLE B:STD_LOGIC;BEGIN IF EN=1 THEN B<=A;END ;END PROCESS;2、 RCHITECTURE ONE OF SAMPLE ISVARIABLE A，B，C：INTEGER；BEGIN C<=A+B；END ;

12、五、判断下列程序是否有错误，如有则指出错误所在（10分）程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY zyt12 IS PORT(R,EN,CP: IN bit; Q: BUFFER STD_LOGIC_VECTOR(0 DOWNTO 3); CO: OUT STD_LOGIC);END zyt;ARCHITECTURE c10 OF zyt12 BEGIN CO<='1' WHEN(EN=

13、9;1' AND Q="1011") ELSE； '0' PROCESS(R,CP) BEGIN IF R='1' THEN Q<="0000" ELSIF (CP'EVENT AND CP<='1') THEN IF EN='0' THEN Q<=Q; ELSIF Q="1011" THEN Q<=0000; ELSE Q:=Q+1; END IF; END PROCESS; END one;六、VHDL程序改错：（10分）01&

14、#160;       LIBRARY IEEE ;02        USE IEEE.STD_LOGIC_1164.ALL ;03        USE IEEE.STD_LOGIC_UNSIGNED.ALL;04        ENTITY LED7CNT IS05                PORT ( CLR      &#

15、160; : IN  STD_LOGIC;06                        CLK : IN STD_LOGIC;07                        LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)  ) ;08     

16、  END LED7CNT;     09        ARCHITECTURE one OF LED7CNT IS10                SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11        BEGIN            12 

17、              CNTROCESS(CLR,CLK)13                BEGIN        14                        IF CLR = '1' THEN15     

18、;                           TMP <= 0;16                        ELSE IF CLK'EVENT AND CLK = '1' THEN17               

19、60;               TMP <= TMP + 1;18                        END IF;  19                END PROCESS; 20              &#

20、160; OUTLEDROCESS(TMP)21                BEGIN        22                        CASE  TMP  IS23               

21、                WHEN "0000" =>  LED7S <= "0111111" ;24                                WHEN "0001" =>  LED7S <= "0

22、000110" ;25                                WHEN "0010" =>  LED7S <= "1011011" ;26                           

23、    WHEN "0011" =>  LED7S <= "1001111" ;27                                WHEN "0100" =>  LED7S <= "1100110" ;28       

24、;                         WHEN "0101" =>  LED7S <= "1101101" ;29                                WHEN "0110" =>&

25、#160; LED7S <= "1111101" ;30                                WHEN "0111" =>  LED7S <= "0000111" ;31                   

26、;             WHEN "1000" =>  LED7S <= "1111111" ;32                                WHEN "1001" =>  LED7S <= "1101111"

27、 ;33                                WHEN OTHERS =>  LED7S <= (OTHERS => '0');34                        END CASE;35     

28、;           END PROCESS;36        END one; 在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：Errorine 15: File */led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第    行， 错误：改正：第    行， 错误： 改正：七、判断下列程序是否有错误

29、，如有则指出错误所在，并为以下两个程序配上相应的实体和结构体。（10分）（10分）程序1：ARCHITECTURE one OF sample IS VARIABLE a,b,c:INTEGER;BEGINC<=a+bEND;程序2：signal A,EN: std_logic;process(A,EN) variable B: std_logic;beginif EN=1 then B<=A;end if;end process;八、判断下列程序是否有错误，如有则指出错误所在，并为以下两个程序配上相应的实体和结构体。程序1：library ieee; use ieee.std_l

30、ogic_1164.all;ENTITY sample is port(a,b:in integer; c:out integer); end sample;architecture one of sample is begin c<=a+b; end one;程序2：ENTITY sample1 is port(a,en:in std_logic; b:out std_logic); end sample1;architecture one of sample1 is beginprocess(A,EN)beginif EN='1' then B<=A;end i

31、f;end process;end one;九、程序改错题（仔细阅读下列程序后回答问题，12分）1 LIBRARY IEEE;2 USE IEEE.STD_LOGIC_1164.ALL;3 USE IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7 END gc; 8 ARCHITECTURE bhv OF gc IS9 SIGNAL Q1 : RANGE 0 TO 9; 10 BEGIN 11 PROCESS (cl

32、k,Q) 12 BEGIN13 IF RISING_EDGE(CLK) THEN 14 IF Q1 < "1001" THEN15 Q1 <= Q1 + 1 ; 16 ELSE 17 Q1 <= (OTHERS => '0'); 18 END IF;19 END IF; 20 END PROCESS ;21 Q <= Q1; 22 END bhv;程序编译时，提示的错误为：Error: Line 9: File e:myworktestgc.vhd: VHDL syntax error: subtype indication m

33、ust have resolution function or type mark,but found RANGE insteadError: Line 11: File e:myworktestgc.vhd: interface Declaration error:can't read port "Q" of mode OUT请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）答：（1）第9行有误，SIGNAL Q1 : RANGE 0 TO 9数据类型有误，应该改成SIGNAL Q1 : STD_LOGIC_VECTOR(3

34、DOWNTO 0)（2）第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESS (clk) 十、程序判断第1题：分析下列程序段是否有错，如果有请说明错误原因。程序段1：SIGNAL value : INTEGER RANGE 0 TO 15;SIGNAL out1 : STD_LOGIC ;CASE value ISWHEN 0 TO 10 => out1<= '1' WHEN 10 TO 15 => out1<= '0' 当value取十时END CASE;程序段2：ARCHITECTURE bad OF ex ISSIG

35、NAL a_vect: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL b_vect: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN0&a<=b;END;程序段3：IF sel =1 THENC <= “01”;ELSIF John =”100” THENC<=”10”;ELSE c<=”00”;ELSE C<=”11”;END IF;第2题：判断下列VHDL标识符是否合法，如果有误则指出原因。(1) _Decoder_1;(2) 2FFT;(3) Sig_#N;(4)RyY_RsT_;(5) data_ _

36、BUS;第3题：下面的赋值语句执行之后矢量a ,b将分别得到什么值？ARCHITECTURE rtl OF ex IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0);SIGNAL c: STD)LOGIC_VECTOR (0 to 2);BEGIN a <= (1=>'0', 2=>'1', 4=>'1', others=>b(4);a的第一赋值为0,二四位赋值为1,其他位（0,3位）赋值为b的第四位0,其结果为10100b <= (0=>'1',

37、2=>'0', 3=>'1',others=>c(1); b的第0三位赋值为1,第二位赋值为0，其他位（1，4位）赋值为c的第一位0，结果为01001c <= "001" end;十一、程序改错题（下列“程序段”是否有错，如果有请说明错误原因）。第1题： SIGNAL value : INTEGER RANGE 0 TO 15;SIGNAL out1 : STD_LOGIC ;CASE value IS WHEN 0 => out1<= '1' ; WHEN 1 to 5 => out

38、1<= '0' ; WHEN 7 to 15 => NULL ; END CASE;第2题： ENTITY case_ex ISPORT(a: IN STD_LOGIC_VECTOR(4 DOWNTO 0);q:out STD_LOGIC_VECTOR(2 DOWNTO 0);END;ARCHITECTURE rtl OF case_ex ISBEGINP1:PROCESS(a)BEGINCASE a ISWHEN “00000” => q <= ”011”;WHEN ”00001” TO “11110”=> q<= ”010”;WHEN O

39、THERS => q<= ”000”;END CASE;END PROCESS;END;第3题： IF sel =”11” THEN IF td =1 THENC<=“01”;ELSIF td =0 THENC<=”10”;ELSE c<=”00”;END IF;END IF;END IF;十二、程序改错题（下列“程序段”是否有错，如果有请说明错误原因）。第1题：SIGNAL td : INTEGER RANGE 0 TO 15;SIGNAL dd : STD_LOGIC ;CASE td ISWHEN 0 TO 9 => dd<= '1

40、9; WHEN 9 TO 15 => dd<= '0'END CASE;第2题：IF sel =”01” THENC <= “01”;IF sel =”10” THENC<=”10”;ELSE c<=”00”;END IF;第3题：ARCHITECTURE bad OF ex ISSIGNAL a:BIT_VECTOR(2 DOWNTO 0);SIGNAL b:BIT_LOGIC_VECTOR(2 DOWNTO 1);BEGINa<=b;END;十三、程序改错题（下列“程序段”是否有错，如果有请说明错误原因）。第1题：SIGNAL SIN :

41、 INTEGER RANGE 0 TO 15;SIGNAL S_out : STD_LOGIC ;CASE SIN ISWHEN 0 TO 2 => S_out <= '0' WHEN 4 TO 15 => S_out <= '1'END CASE;第2题：ARCHITECTURE bhv OF ex ISSIGNAL a:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL b:STD_LOGIC_VECTOR(0 TO 4);SIGNAL c: STD_LOGIC;BEGINa <=”1101”;b (4) &

42、lt;=c;b (0 TO 3)<=a (3 DOWNTO 0);END;第3题：IF a =1 THENC <= “111”;ELSIF b =”100” THENC<=”110”;ELSE c<=”010”;END IF;END IF;十四、VHDL程序改错：仔细阅读下列程序，回答问题1LIBRARY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;34ENTITY CNT10 IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7END CNT10;

43、8ARCHITECTURE bhv OF CNT10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 10BEGIN 11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 < 9 THEN14 Q1 <= Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF;18 END IF; 19 END PROCESS ;20 Q <= Q1;21END bhv;1. 在MAX+PlusII中编译时

44、，提示的第一条错误为：Error: Line 12: File e:myworktestcnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号： 程序改为：错误2行号： 程序改为：2. 若编译时出现如下错误，请分析原因。十五、VHDL程序改错：本题程序为EDA实验中的示例程序sch.vhd，仔细阅读程序，回答问题。1.对该程序进行编译时出现错误提示：“VHDL Design File “sch” must contai

45、n an entity of the same name.”这是什么原因？如何修改？2.修改问题1的错误后，如果编译时出现“Cant open VHDL “WORK” ”这样的错误提示。这又是什么原因，如何修改？library ieee;-1use ieee.std_logic_1164.all;-2entity schk is-3port (din, clk, clr: in std_logic;- 串行输入数据位/工作时钟/复位信号-4ab: out std_logic_vector(3 downto 0)- 检测结果输出-5);-6end schk;-7architecture bhv

46、of schk is-8signal q : integer range 0 to 8;-9signal d : std_logic_vector(7 downto 0);- 8位待检测预置数-10begin-11d = "11100101"- 8位待检测预置数-12process (clk, clr)-13begin-14if clr = '1' then q<= 0;-15else if clk'event and clk = '1' then-16case q is-17when 0 => if din = d(7)

47、 then q <= 1; else q <= 0;end if;-18when 1 => if din = d(6) then q <= 2; else q <= 0;end if;-19when 2 => if din = d(5) then q <= 3; else q <= 0;end if;-20when 3 => if din = d(4) then q <= 4; else q <= 0;end if;-21when 4 => if din = d(3) then q <= 5; else q <

48、= 0;end if;-22when 5 => if din = d(2) then q <= 6; else q <= 0;end if;-23when 6 => if din = d(1) then q <= 7; else q <= 0;end if;-24when 7 => if din = d(0) then q <= 8; else q <= 0;end if;-25when others => q <= 0;-26end case;-27end if;-28end process;-29process (q)-30

49、begin-31if q = 8 thenab <= "1010"-32elseab <= "1011"-33end if;-34end process;-35end bhv;-361. 在上述程序代码中存在两处错误，编译时出现如下提示，试修改错误：Error: Line 12: File f:edaschk.vhd: VHDL syntax error: unexpected signal “d” in Concurrent Statement PartError: Line 29:File f:edaschk.vhd: VHDL synt

50、ax error: if statement must have END IF, but found PROCESS instead错误1行号： 程序改为：错误2行号： 程序改为：十六、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7

51、SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111

52、111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LE

53、D7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;-

54、30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：2. 修改相应行的程序：错误1行号： 程序改为：错误2行号： 程序改为：十八、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7

55、SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111

56、111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LE

57、D7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;-

58、30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2. 修改相应行的程序：错误1行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= "0000000"十九、判断程序题（格式有点问题，部分段落分页）1、判断题library ieee;use ieee.std_logic_1164.all;use iee

59、e.std_logic_arith.all;use ieee.std_logic_unsigned.all;以上库和程序包语句有无错误？ 有 ，有的话请在原程序相应位置改正。（2）entity rom is port(addr: in std_logic_vector(0 to 3);ce:in std_logic;data:out std_logic_vector(7 downto 0);)end rom;以上port语句有无错误？ 有 ，有的话请在原程序相应位置改正。（4）architecture behave of rom isbeginprocess（ce,addr）（6）begin

60、if ce='0' thencase addr iswhen "0000"=>data<="10001001"when "0001"=>data<="10001010"when "0010"=>data<="10001011"when "0011"=>data<="10001100"when "0100"=>data<="10001

61、101"when "0101"=>data<="10001110"when "0110"=>data<="10001111"when "0111"=>data<="10010000"when "1000"=>data<="10010001"when "1001"=>data<="10010010"when "1010"=>data<="10010011"when "1011"=>data<="10010100"when "1100"=>data<="10010101"when "1101&