eda实验七用状态机实现ADC0809的采样电路设计2

1、实验七 用状态机实现ADC0809的采样电路设计（2）【实验目的】1 掌握状态机的verilog设计方法；2 学习设计仿真工具的使用方法；3 学习层次化设计方法；【实验内容】4 编制仿真测试文件，对实验六设计的ADC0809采样电路进行功能仿真。5 下载并验证ADC0809的功能。【实验原理】 ADC0809是CMOS的8位A/D转换器，内片有8路模拟开关，课控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为八位转换时间约100微秒，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。【程序源代码】（加注释）module ADC0809(CLK,ALE,EOC,RST,S

2、T,OE,DIN,q,LOCK); /进行ADC0809的顶层模块设计input CLK,EOC,RST; /定义输入变量CLK,EOC,RSTinput7:0 DIN; /定义7位输入变量DINoutput7:0 q; /定义7位输出变量qoutput ALE,OE,ST; /定义输出变量ALE,OE,SToutput LOCK; /定义输出变量LOCKreg7:0 q; /将q设置为寄存器变量reg ALE,OE,ST,LOCK; /将ALE,OE,ST,LOCK设置为寄存器变量parameter s0=0,s1=1,s2=2,s3=3,s4=4; /定义常量reg4:0 c_st,n_s

3、t; /将c_st,n_st定义为4位寄存器变量always (posedge CLK) /过程语句并将posedge CLK设置为敏感变量beginif(RST)c_st<=s0; /若RST为高电平将s0赋给当前状态elsec_st<=n_st; /否则将下一个状态赋给当前状态endalways (c_st or EOC) / 过程语句将c_st or EOC设置为敏感变量begincase(c_st)s0:beginALE=0;OE=0;ST=0;LOCK=0; /如果c_st=0则将ALE=0;OE=0;ST=0;LOCK=0n_st<=s1; /并将s1赋给下一个状

4、态ends1:beginALE=1;ST=1;OE=0;LOCK=0; /如果c_st=1则将ALE=1;ST=1;OE=0;LOCK=0n_st<=s2; /并将s2赋下一个状态end s2:beginALE=0;ST=0;OE=0;LOCK=0; /如果c_st=2则将ALE=0;ST=0;OE=0;LOCK=0if(EOC)n_st<=s3; /此时若EOC为高电平则将s3赋给下一个状态elsen_st<=s2; /否则将s2赋给下一个状态ends3:begin /如果c_st=3则将ALE=0;OE=1;ST=0;LOCK=0ALE=0;OE=1;ST=0;LOCK=

5、0;n_st<=s4; /并将s4赋给下一个状态ends4:begin ALE=0;OE=0;ST=0;LOCK=1; /如果c_st=4则将ALE=0;OE=0;ST=0;LOCK=1n_st<=s0; /并将s0赋给下一个状态enddefault n_st<=s0; /若都不成立将s0赋给下一个状态endcase /跳出endalways (posedge LOCK) /过程语句并将posedge LOCK设置为敏感变量beginif(LOCK)q<=DIN; /如果LOCK为上升沿将DIN赋给qend endmodule /结束模块【实验心得和体会】本次试验在老师的帮助下我们完成了实验程序的编制，在上机操作中还有很多问题