在Quartus中调用Modelsim进行仿真

1、在Quartus中调用ModelSim进行仿真Quartus 版本：Quartus 10.0 (32-bit)；安装路径为D:MyfilesQUARTUS_10.0ModelSim版本：ModelSim SE 6.5；安装路径为D:MyfilesModelsimSE一、Quartus设置（1）在Quartus中指明仿真工具及其路径（2）在Quartus中编译所需的元器件库二、建立工程及仿真（1）在Quartus中建立工程counter，并指明仿真工具 （2）顶层文件代码 （3）激励文件代码 （4）在Quartus中添加testbench文件 （5）在Quartus中全编译工程 （6）前仿真 （

2、7）后仿真一、 Quartus的相关设置（1）在Quartus中指明仿真工具及其路径在Quartus中执行ToolsOptions，打开EDA Tool Options选项卡。我们使用ModelSim进行仿真，所以在ModelSim对应的Location of Executable中选择ModelSim的安装路径D:MyfilesModelsimSEwin32，如图1所示：图1 （2）在Quartus中编译所需的元器件库1)在ModelSim安装路径D:MyfilesModelsimSE中新建文件夹modelsimSE_lib，用于存放编译的文件2)在Quartus10.0中执行ToolsLa

3、unch EAD Simiulation Library Compiler，在打开的界面中Executable location一项选择ModelSim的安装路径D:MyfilesModelsimSEWin32在Avaliable families中根据自己需要选择可能用的到器件系列，如cyclone、stratix等；在这里可以多选择一些，以备能用到，并且一次编译后，以后就不用再编译了。Library Language一项勾选Verilog；Output directory选择D:MyfilesModelsimSEmodelsimSE_lib；设置好后界面如图2所示：图2 3)在图1所示界面

4、中单击Start Compilation，开始编译；4)编译完成后如图3所示，依次点击OK、Close。图3 二、在Quartus中建立工程及仿真（1）在Quartus中建立工程counter，并指明仿真工具为Modelsim(Verilog)，这一步可以在New Project Wizard中指定，如图4所示；也可以先建立好工程在AssignmentsSettingEDA Tool Settings中的simulation选项中设置，如图5所示。图4 在New Project Wizard中指定仿真工具图5 在EDA Tool Settings中指定仿真工具（2）Quartus工程顶层文件c

5、ounter.v代码：timescale 1ns/1ps / 时间单位/时间精度module counter (inputclk_100M,inputrst,output reg3:0cnt, /时钟计数器output div_2,/2分频output div_4,/4分频output div_8/8分频);always ( posedge clk_100M or posedge rst)beginif (rst) begincnt<=4'h0;endelse begincnt<=cnt+1;end endassigndiv_2 =cnt0;assigndiv_4 =cnt

6、1;assigndiv_8 =cnt2;endmodule（3）testbench文件counter_test.v代码：timescale 1ns/1ps / 仿真时间单位/时间精度module counter_test( );regclk_100M;regrst;wire3:0cnt;wirediv_2;wirediv_4;wirediv_8;parameterclk_cycle=10; / 20M时钟parameterclk_hcycle=5;counter dut (/实例化待测试模块.clk_100M(clk_100M),.rst(rst),.cnt(cnt),.div_2(div_2

7、),.div_4(div_4),.div_8(div_8); initial beginclk_100M=1'b1;endalways #clk_hcycle clk_100M=clk_100M; /产生时钟信号initial begin /产生复位信号 rst =1'b1; # 10 / 延时10ns即10个时间单位后，rst从1变为0 rst =1'b0;endinitial begin $monitor($stime,clk_100M,rst,cnt,div_2,div_4,div_8);# 1000 $stop ;/指明仿真时间endendmodule（4）在Q

8、uartus中添加testbench文件1)打开AssignmentsSettingEDA Tool Settings，单击simulation选项，在如图3所示在打开的界面中选中compile test bench，在如图6所示：图6 2)在图6界面中，单击Test Benchs，弹出图7所示界面：图7 3)在图7界面中，单击New，在弹出的界面中，Test bench name一项填写counter_test；Top level module in test bench填写counter_test；在File Name中找到testbench文件counter_test.v的保存路径，单击

9、Add，如图8所示：图8 4)然后一路单击OK。（5）在Quartus中全编译工程，这样在工程目录下会生成simulation文件夹，内部modelSim文件夹中有三个文件分别是counter.vo（布局布线后的仿真模型文件），counter_modelsim.xrf（好像是实例化的元件），counter_v.sdo（标准延时输出文件）。（6）前仿真：在Quartus中执行ToolsRun EDA simulation ToolEDA RTL SimulationModelSim会自动启动并完成前仿真。前仿真结果如图9所示:图9 （7）后仿真：在Quartus中执行ToolsRun EDA s