《EDA技术及应用》实验书

1、实验一组合逻辑器件设计一 ？实验目的1、 通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法？2、掌握组合逻辑电路的静态测试方法？3、初步了解QUARTUS II原理图输入设计的全过程？二？实验主要仪器与设备1、输入:DIP拨码开关3位？2、输出：LED灯？3、主芯片：EP1K10TC100-3?三？实验内容及原理三-八译码器即三输入，八输出？输出与输入之间的对应关系如表1-1-1所示？表1-1三-八译码器真值表输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001

2、00000110100000011110000000四？预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器?译码器）?五？实验步骤1?利用原理图设计输入法画图1-1-1?2?选择芯片 ACEX1K EP1K10TC100?33?编译？4?时序仿真？5?管脚分配，并再次编译？6?实验连线？7?编程下载,观察实验结果？在输入端加入使能端后应如何设计？附:用硬件描述语言完成译码器的设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_L0GIC_VECT0R(2 DOWNTO 0);Y: O

3、UT STD_LOGIC_VECTOR(7 DOWNTO 0); END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100",&

4、quot;00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;实验二组合电路设计一 ?实验目的1、掌握组合逻辑电路的设计方法？2、掌握组合逻辑电路的静态测试方法？3、加深FPGA设计的过程，并比较原理图输入和文本输入的优劣 ？二？实验主要仪器与设备1?输入:按键开关（常高）4个;拨码开关2?输出:LED灯？4、主芯片:EP1K10TC100-3?三？实验内容及原理1、四舍五入判别电路，其输入为8421BCD码，要求

5、当输入大于或等于5 时，判别电路输出为1,反之为0?原理图如图1-2-1?T?原理图如图是优先级较高的输入端所对应的输出端为1-2-3所示？砂2QLfTPirryi/ltd t u h ci i. ti u 4 i. a n A_OUTB OUTV1吧0厂：厶PB1； T四 丨KJUTPUT""rMUI1> C_OUTI 1 11':”芒”严年嘗停:I电路的设计方法？加法器的设计？三人表决器的设计等）?五？实验步骤1?利用原理图设计输入法画图2-1?2?选择芯片 ACEX1K EP1K10TC100?33?编译？4?时序仿真？5?管脚分配，并再次编译？6?实验

6、连线？7?编程下载,观察实验结果？同理,完成图2-2?2-3的设计过程？六？实验连线1、输入信号D3,D2,D1,D0对应的管脚接四个拨码开关；输出信号OUT对 应的管脚接LED灯？2、输入信号K1,K2,K3,K4对应的管脚接四个按键开关；输出信号OUT对 应的管脚接LED灯？拨动按键开关，当按下奇数个按键时，灯亮;当按下 偶数个按键时,灯灭？3、输入信号A?B?C对应的管脚连三个按键开关;输出信号A-OUT,B-OUT,C-OUT对应的管脚分别连三个 LED灯？拨动拨码开关或者按下按键开关，观察LED灯,与实验内容是否相符？七？实验结果八？思考题写对于两种硬件设计输入法的比较？(VHDL)

7、完成3个实验项目的设计附:用硬件描述语言(1)Library IEEE;Use IEEE.std_logic_1164.all;En tity t2_1 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out std_logic);end t2_1;Architecture struct of t2_1 is beginprocess(D)beginLibrary IEEE;Use IEEE.std_logic_1164.all;En tity t2_2 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out

8、std_logic); end t2_2;Architecture struct of t2_2 is begin process(D) begin case D iswhe n "0000"=>Y<='0：whe n "0001"=>Y<='1：whe n "0011"=>Y<='0：whe n "0010"=>Y<='1：whe n "0110"=>Y<='0：Library IEEE;Use

9、 IEEE.std_logic_1164.all;En tity t2_3 isport(A,B,C:ln std_logic;Y:Out stdo gic_vector(2 dow nto 0); end t2_3;if (D>="0101" and D<="1001") thenY<='1'elsif D<="0101" thenY<='0'elseY<='Z'end if;end process;en d;when "0111"

10、;=>Y<='1'when "0101"=>Y<='0'whe n "0100"=>Y<='1'whe n "1100"=>Y<='0'when "1101"=>Y<='1'when "1111"=>Y<='0'whe n "1110"=>Y<='1'whe n "1010

11、"=>Y<='0'when "1011"=>Y<='1'whe n "1001"=>Y<='0'whe n "1000"=>Y<='1'whe n others=>Y<='Z'end case;end process;en d;Architecture struct of t2_3 is beginprocess(A,B,C)beginif A='1' the nY<

12、;="100"elsif B='1' thenY<="010"elsif C='1' the nY<="001"实验三else Y<="000" end if;end process;en d;触发器功能模拟一 ?实验目的1、掌握触发器功能的测试方法？2、掌握基本RS触发器的组成及工作原理？3、掌握集成JK触发器和逻辑功能及触发方式？4、掌握几种主要触发器之间相互转换的方法 ？5、通过实验，体会FPGA芯片的高集成度和多I/O 口？二？实验主要仪器与设备1?输入:按

13、键开关（常高）;拨码开关;时钟源？2?输出:LED灯？5、主芯片:EP1K10TC100-3?三？实验内容及原理3?编译？4?时序仿真？5?管脚分配，并再次编译？6?实验连线？7?编程下载,观察实验结果？六？实验连线输入信号Sd,Rd对应的管脚接按键开关，CLK接时钟源（频率0.5Hz）:输 入信号J,K,D,R,S对应的管脚分别接拨码开关；输出信号QRS,NQRS,QRSC,NQRSC,QJK,NQJK,QD,NQD 对应管脚分别接 LED 灯?另外准备几根连接线，在改变为T “触发”器时，短接相应管脚，或连接“0”“电平?七?实验结果填下述表一一，表二,表三，表四？表一 RS寄存器RdSd

14、Q说明01101100表二 RS锁存器RSCLKRdSdQ说明XXX10XXX01XXX00XX011RSCLKRdSdQn说00111011111011111111表三JK触发器JKCLKRdSdQ说明XXX01XXX10XXX00XX011XX111JKCLKRdSdQnQn*说明00110111101111f11表四D触发器DCLKRdSdQ说明XX01XX10XX00X011X111DCLKRdSdQNQX11111八？思考题分别将JK触发器和D触发器接成T触发器,模拟其工作状态，并画出其 波形？实验四扫描显示电路设计一 ?实验目的了解教学系统中8位七段数码管显示模块的工作原理，设计标

15、准扫描驱 动电路模块，以备后面实验调用？二？实验主要仪器与设备1?输入:时钟源，四位拨码开关？2?输出:八位七段数码显示管？3？主芯片：EP1K10TC100-3？三？实验内容及原理四位拨码开关提供8421BCD码，经译码电路后成为7段数码管的字形显 示驱动信号？(AG )扫描电路通过可调时钟输出片选地址SEL2.0？由SEL2.0和A.G决定了 8位中的哪一位显示和显示什么字形 ?SEL2.0变化 的快慢决定了扫描频率的快慢？1?用拨码开关产生8421BCD码，用FPGA产生字形编码电路和扫描驱动 电路,然后进行仿真，观察波形，正确后进行设计实现，适配化分？调节时钟频率, 感受“扫描”的过程

16、，并观察字符亮度和显示刷新的效果？参考电路(时钟频率40HZ,如图 4-1)加1创LWry SEL1AQCQA oeDXENT00ENPRCOCLRNCLKB COCKIER图4-12?编一个简单的从 0F轮换显示十六进制的电路？参考电路（时钟频率 <2HZ,如图 4-2)74161RESETCLK-日QA:cQB-DQCENTQDENPRCO4cCLRNCLKLDNCOUNTERSELPSEL1SEL_2SEL3> SbLO> SEL1SELDODELED710I辛叶叶j 打叶ITT*UTPUT 暑 U7PUT 可U7PT IE图 4-2四?预习要求做实验前必须认真复习数字

17、电路中计数器的实现方法 ,74161的构成及功 能，七段显示译码器的实现，以及VHDL编程等相关内容？ 五?实验步骤1?利用VHDL文本输入法设计DELED模块，并生成元件符号？ 2?利用原理图设计输入法画图 4-1?3?选择芯片 ACEX1K EP1K10TC100?34?编译?5?仿真? 6?管脚分配,并再次编译? 7?实验连线?8?编程下载,观察实验结果 ? 同理,完成图4-2的设计过程?六?实验连线输入信号 :D3,D2,D1,D0 所对应的管脚同四位拨码开关相连 ;清零信号 RESET 所对应的管脚同按键开关相连 ;时钟 CLK 所对应的管脚同实验箱上 的时钟源相连 ;输出信号 :代

18、表扫描片选地址信号 SEL2,SEL1,SEL0 的管脚同四位扫描 驱动地址的低 3位相连,最高位地址接“ 0”（也可悬空）;代表7段字码驱动信 号A,B,C,D,E,F,G的管脚分别同扫描数码管的段输入 a,b,c,d,e,f,g相连？观察数码管所显示的数字与输入之间的关系 ?七?实验结果 八?思考题1、字形编码的种类 ,即一个 7 段数码管可产生多少种字符 ,产生所有字符需多少根被译码信号线？2、字符显示亮度同扫描频率的关系，且让人眼感觉不出光烁现象的最低"1001111" whe n "0011", "1100110" whe

19、n "0100", "1101101" whe n "0101", "1111101" whe n "0110", "0000111" whe n "0111", "1111111" whe n "1000", "1101111" whe n "1001", "1110111" whe n "1010", "1111100&qu

20、ot; whe n "1011", "0111001" whe n "1100", "1011110" whe n "1101", "1111001" whe n "1110", "1110001" whe n "1111", "0000000" when others; END a;扫描频率是多少？附:模块DELED的源代码：LIBRARY ieee;USE ieee.std_logic_116

21、4.ALL;ENTITY deled ISPORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);y: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END deled;ARCHITECTURE a OF deled ISBEGINwith a selecty <= "0111111" when "0000","0000110" whe n "0001","1011011" whe n "0010",实验五 计数器及时序电路设

22、计（一）一 ?实验目的1、掌握时序电路的经典设计方法（D触发器和JK触发器和一般逻辑门组 成的时序逻辑电路）?2、掌握通用同步计数器，异步计数器的设计方法？3、了解用同步计数器通过清零法和置数法得到循环任意进制计数器的 方法？二？实验主要仪器与设备1?输入:时钟源？2?输出：四位七段数码显示管？3?主芯片:EP1K10TC100-3?三？实验内容及原理1?用D触发器设计异步四位二进制加法计数器 ？原理图如图5-1所示?6?管脚分配，并再次编译？兀55歸if7?实验连线?8?编程下载,观察实验结果？同理,完成图5-2?5-3的设计过程？六？实验连线输入信号：清零信号 RESET所对应的管脚同按键

23、开关相连 ；计数时钟 CLK?扫描时钟CKDSP所对应的管脚同实验箱上的时钟源相连（计数时钟频 率 CKCNTV4Hz,扫描时钟频率 CKDSP>40Hz）;输出信号：代表扫描片选地址信号 SEL2,SEL1,SEL0的管脚同四位扫描驱动地址的低3位相连,最高位地址接“ 0”（也可悬空）;代表7段字码驱动信号A,B,C,D,E,F,G的管脚分别同扫描数码管的段输入 a,b,c,d,e,f,g相连？七?实验结果八?思考题在 FPGA 设计中,同步设计和异步设计有何不同 ?附:模块sh8_4的源代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY

24、 sh8_4 ISPORT(sel: IN STD_LOGIC;da: IN STD_LOGIC_VECTOR(7 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sh8_4;ARCHITECTURE a OF sh8_4 ISBEGINProcessbeginIf sel= '0'Then q<=da(3 DOWNTO 0);Else q<=da(7 DOWNTO 4);End if;End process;END a;实验六 计数器及时序电路设计 (二)一?实验目的 1?理解时序电路和同步计数器加译码电路的联

25、系 ,设计任意编码计数器 ? 2?了解同步芯片和异步芯片的区别 ?二?实验主要仪器与设备1?输入:时钟源?2?输出:四位七段数码显示管 ?3?主芯片：EP1K10TC100-3?三?实验内容及原理用74LS161清零和置数法组成六进制和十二进制计数器？原理图如图6-1所示？计数时钟频率CKCNTV0.5HZ,扫描时钟频率CKDSP>40HZ;清零法分别完成04?0B的顺序计数；置位法分别完成39?3F的顺序计数；用八位 数码管显示四个计数状态？：LEW:AQima"7d618 jfcg !ILWRZ3并生成相应的元件符号K刖FOHNBi即強六CLK:tLCNAE>cacg

26、测asEWRmORM'OKCQiJNLR驱动地址的低uhAECOB0ac即WReaosnOK厂号1?写出实验步骤和实验结果2?用 74161 实现任意进制计数器的方法 ? 3?状态机的 VHDL 实现代码 ?4?体会同步设计和异步设计的不同之处 ?附 :各模块的 VHDL 代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb1 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb1;ARCHITECTURE a OF hb1 ISBEGINproce

27、ssbeginIf d>"0100" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb2 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0) out1:OUT STD_LOGIC );END hb2;ARCHITECTURE a OF hb2 ISBEGINprocessbeginThen out1<='0'If d>"1001" or d<

28、"0011"Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb3 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb3;ARCHITECTURE a OF hb3 ISBEGINprocessbeginIf d>"1011" Then out1<='0'Else out1<='1'End if;end process;END

29、a;LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb4 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb4;ARCHITECTURE a OF hb4 ISBEGINprocessbeginIf d="1111" or d<"0011" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ieee

30、;USE ieee.std_logic_1164.ALL;ENTITY sel4 ISPORT(d1,d2,d3,d4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sel4;ARCHITECTURE a OF sel4 ISBEGINprocessbeginCASE sel ISWHEN "000" =>q<=d1;WHEN "001" =>q<=d1;WHEN

31、 "010" =>q<=d2;WHEN "011" =>q<=d2;WHEN "100" =>q<=d3;WHEN "101" =>q<=d3;WHEN "110" =>q<=d4;WHEN "111" =>q<=d4;WHEN others=>NULL;END CASE;end process;END a;实验七 数字钟实验 一?实验目的1、掌握多位计数器相连的设计方法 ?2、掌握十进制 ?六十进

32、制 ?二十四进制计数器的设计方法 ?3、继续巩固多位共阴极扫描显示数码管的驱动及编码?4、了解和掌握分频电路实现的方法 ?5、掌握扬声器的驱动 ?6、LED 灯的花样显示 ?7、掌握 FPGA 技术的层次化设计方法 ?二?实验主要仪器与设备1?输入:三个按键开关 （清零,调小时 ,调分钟 ）?2?输出:8个 LED 灯;扬声器;8位七段扫描共阴极数码显示管 ?3?主芯片 :EP1K10TC100-3?三?实验内容及原理在同一块 FPGA 芯片 EP1K10TC100-3 上集成了如下电路模块 :1?时钟计数：秒 60进制BCD码计数;分 60进制BCD码计数； 时一一24进制BCD码计数;同时

33、整个计数器有清零,调分，调时功能？在接近整点时能提供报时信号 ?2?有驱动8位七段共阴极扫描数码管的片选驱动信号输出和七段字行译码输出？编码和扫描可参照“实验四”？3?扬声器在整点时有报时驱动信号产生？4?LED灯按个人要求在整点时有花样显示信号产生 ？四？预习要求做实验前必须认真复习数字电路中计数器？分频电路？数码驱动，以及硬件VHDL编程等相关内容？五？实验步骤1 ?利 用 VHDL 文本输入 法设计second？minute？hour？alert？seltime？ DELED模块，并生成相应的元件符号？2?利用原理图设计输入法画图7-1?3?选择芯片 ACEX1K EP1K10TC100

34、?34?编译？5?仿真？6?管脚分配，并再次编译？7?实验连线？8?编程下载,观察实验结果？图 7-1原理图如图 7-1,各模块分别为 :各种进制的计数及时钟控制模块 ;扫描分 时显示,译码,分频模块 ;彩灯,扬声器编码模块 ?各模块都是由 VHDL 语言编写 ?六?实验连线输入接口 :1、代表清零 ,调时,调分信号 RESET,SETHOUR,SETMIN 的管脚分别连接 按键开关 ?2、代表计数时钟信号 CLK 和扫描时钟信号 CKDSP 的管脚分别同 1HZ 时钟源和32HZ（或更高）时钟源相连？输出接口 :1、代表扫描显示的驱动信号管脚 SEL2,SEL1,SEL0和A.G参照实验四

35、与数码管的信号连接点连接 ;2、代表扬声器的驱动信号的管脚 SPEAK 同扬声器驱动接口 SPEAKER 相连;3、代表花样LED灯显示的信号管脚LAMP0-LAMP2 同3个LED灯相 连?七?实验结果实验八 A/D 转换实验一?实验目的1、了解ADC080啲工作原理？2、了解用扫描方式驱动七段码管显示的工作原理 ?3、了解时序电路FPGA勺实现？4、学习用VHDL语言来描述时序电路的过程？?实验主要仪器与设备1?可变时钟源？2?七段码显示？3?A/D转换芯片ADC08094?主芯片 EP1K10TC100-35、三个拨动开关，进行地址选择？三？实验原理该实验是利用FPGA空制ADC080啲

36、时序,进行AD转换,然后将ADC0809 转换后的数据以十六进制的数据显示出来 ？IH3-1IS-IMJH4-2-INIHH5-s-IMA423-AJO Ai24-1K SSMH -fta-ACC 亡EOC-7222*5 -a21-2B1HSaOVfKlT ENABLE-i恥CLOCM-1015-2'51118恤十;一12176>C-15一伽(巧r7-i*ADC0809是 8位8通道的逐次比较式 AD 转换芯片？该芯片管脚如右图所示？芯片引 脚及其说明如下：D0-D7(2-8-2-1):8位双先三态数据线？ADD?ADDBADDC通道选择地址?OUTPUT ENABLE)：出允许

37、控制9 ?Clock:ADC转换时钟？Vref+ ?Vref-:正负参考电压？IN0-IN7:8个模拟信号输入通道？START:AD专换启动信号？EOC:AD专换结束信号？ALE:通道地址锁存信号？ADC080啲工作时序如下图所示？其详细工作过程可查阅其他资料？ 本实验FPGA实现时必须严格遵守ADC080啲工作时序,在编写其驱动代码时尤其要注意？ADC080啲时钟信号从FPGA获取,FPGA的时钟在500KHz至800KHz都可以选择？现具体介绍代码编写思想：首先将要转换的ADC0809勺地址输出，然后产生ALE信号的,在该信号的上升沿,地址被打入ADC0809的地址锁存器,这样就选中了对应

38、的通道？地址产生结束后,便可产生START言号,使ADC080刖始进行AD转换,需要注意的 是,在ADC0809转换期间,输入的模拟信号必须稳定,否则可能出现比较大的 误差？在地址锁存并且启动转换后,EOC便会呈现低电平，知道AD转换结束， 所以FPGA在EOC从低电平变成高电平之前,不能读取ADC的转换数据？在EOC 变成高电平之后,FPGA便可将OUTPUT INPU信号拉高,这样ADC转换的数据 就会呈现在数据线上,FPGA读入该数据后,在8位七段码管上显示出来,这就 是整个实验过程的工作流程？-TLruLrLrLnrLrLrLrLTLLLDLKIfART«umiTi '

39、;J卜-5、根据自己绑定的管脚，在实验箱上对ADC080?显示七段码和FPGA间进行正确连线？6、对选定的通道输入一个模拟量，给目标板下载代码，调节电位器改变输入的模拟量，观看实验结果？六？实验连线如果是调用的本书提供的 VHDL弋码，则实验连线如下：Clk:时钟输入信号，500KHz至800KHz之间均可？EOC输出信号,接ADC0809勺EOC言号？Din:数据输入,接ADC0809勺数据总线D0-D7;Start:输出信号，接ADC0809勺START言号?Ale:地址锁存,接ADC0809勺ALE信号？OE:输出允许,接 ADC0809勺 OUTPUT ENABLE#?Sa ?Sb?S

40、c:七段显示选通信号,接七段码显示SELC?SEL1和SEL2?A?B?C?D?E?F?G:分别连接至七段码显示的 a?b?c?d?e?f ?g?ADC080啲地址选择信号A?B和C分别到三个拨挡开关？ 通过A?B?C选取输入通道CH0CH其中的相应通道输入一个可变模拟量?七?实验结果八?思考题1?对于外部模拟信号 Vtest 范围超出 05V 勺情况下 ,应如何修改设计和显示模块?2?为什么引入 CLK 信号?用与不用 CLK 信号对显示可能产生什么影响 ?附 vhdl 代码:library ieee;use ieee.std_logic_1164.all;use ieee.std_logi

41、c_arith.all;use ieee.std_logic_unsigned.all;entity adc isport( clk,eoc : in std_logic; -Clock Signal din : in std_logic_vector(7 downto 0); -data bus clock,start : out std_logic;-clock of adc0809ale: out std_logic;-ale signal of adc0809oe: buffer std_logic;-out enable signala,b,c,d,e,f,g : out std_l

42、ogic;-7 segment driversa,sb,sc : out std_logic);-Display Selectend adc;architecture behave of adc issignal dcount : std_logic_vector(2 downto 0); signal adh,adl : std_logic_vector(6 downto 0); signal display : std_logic_vector(6 downto 0); signal adcount : std_logic_vector(19 downto 0); signal din_h

43、,din_l : std_logic_vector(3 downto 0); signal disp_flag : std_logic;beginprocess(clk)beginclock<=clk;end process;process(clk) -accumulate adcountbeginif(clk'event and clk='1') then adcount<=adcount+1;end if;end process;process(clk) -start ad0809 convertbeginif(clk'event and clk

44、='1') thenif(adcount=0) thenale<='1'start<='0'elsif(adcount=1) then ale<='1'start<='1'elsif(adcount=2) then ale<='0'start<='1'elseale<='0'start<='0'end if;end if;end process;process(clk) -out enable signalbeginif(clk'event and clk='1') then if(adcount=1000000 and eoc='1') then oe<='1'elseoe<='0'end if;end if;end process;process(clk) -rd the adc databeginif(clk'event and clk='1') thenif(oe='1') thendin_h<=din(7 downto 4);din_l