第2章——可编程逻辑器件new

1、12可编程器件的基本概念可编程器件的基本概念按编程元件按编程元件的类型划分：的类型划分： 熔丝熔丝(Fuse)型器件型器件 （OTP 器件）器件） 反熔丝反熔丝(Anti-fuse)型器件型器件 （OTP 器件）器件） EPROM型，称为紫外线擦除电可编程逻辑器件型，称为紫外线擦除电可编程逻辑器件 。 EEPROM型，大部分型，大部分CPLD和和GAL器件采用此类结构。器件采用此类结构。 FlashFlash型型 SRAMSRAM型型3 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 4

2、可编程逻辑器件的发展历程可编程逻辑器件的发展历程5FPGAFPGA的分类（功能）的分类（功能）FPGAFPGA的分类（功能）的分类（功能）平台级平台级逻辑级逻辑级 系统级系统级 6PLDPLD的分类（集成度）的分类（集成度）按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单PLD 复杂PLD PROM PAL PLA GAL CPLD FPGA 7PLDPLD的分类（按结构）的分类（按结构） l一类是乘积项结构器件：基本结构是一类是乘积项结构器件：基本结构是“与与或或”阵列，包括大部分简单的阵列，包括大部分简单的PLDPLD和和CPLDCPLD。l一类是查找表器件：由简单的查找

3、表构成一类是查找表器件：由简单的查找表构成可编程门，再构成阵列形式，包括可编程门，再构成阵列形式，包括FPGAFPGA。8简单简单PLD器件的结构器件的结构输入缓冲电路与阵列或阵列输出缓冲电路输入输出 基本基本PLD器件的原理结构图器件的原理结构图9PLD电路符号表示电路符号表示图图3-4PLD的互补缓冲器的互补缓冲器 图图3-5 PLD的互补输入的互补输入 图图3-6 PLD中与阵列表示中与阵列表示图图3-7 PLD中或阵列的表示中或阵列的表示 图图3-8 阵列线连接表示阵列线连接表示 10PROMPROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1

4、F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F11PLA：可编程逻辑阵列 (Programmable Logic Array)是20世纪70年代中期出现的一种可编程逻辑器件，它的出现解决了当时PROM速度和输入等方面问题。PLA是由大量的可编程“与”阵列和“或”阵列组成。其内部逻辑结构如下图。 abc&a!ab!bc!cacb&ac&!b!c&Predefined AND arrayProgrammableOR arrayPredefined linkProgramma

5、ble linklllwxyw = (a & c) | (!b & !c)x = (a & b & c) | (!b & !c)y = (a & b & c)12 PAL：可编程阵列逻辑 (Programmable Array Logic)是20世纪70年代末推出的一种器件。它是PLA的一种变形，与PAL不同的是它的或阵列是固定的。其内部逻辑结构如下图。 13 GAL：通用阵列逻辑（Generic Array Logic）器件是20世纪80年代中期面世的。它是在PAL基础上发展起来的一种可编程器件。它采用了高速电可擦CMOS工艺，具有可电

6、擦写、可重复编程和可设置加密位等特点。GAL与PAL的最大差别是GAL的输出结构可以由用户定义，是一种可编程的输出结构。一种型号的GAL器件可以对几十种PAL器件做到全兼容，GAL的器件几乎完全取代了PAL，并可以取代大部分中小规模的数字集成电路，因而获得了广泛的应用。其内部逻辑结构如下图。 GAL16V8结构图结构图14 CPLD：虽然不同厂家的CPLD内部结构有所不同，但基本由三主要组成部分：输入输出功能模块，宏单元和互连矩阵。下图是Altera公司的 MAX7000的结构, 在这个结构中，通过可编程互连阵列PIA(programmable interconnect array)将多个逻辑

7、阵列模块LAB连接在一起，每个LAB包含16个宏单元，全局总线可以直接连接到专用的I/O管脚和宏模块上。图 MAX7000系列内部结构框图图 LSB内部逻辑结构框图15 FPGA： 不同厂家都有自己的FPGA体系结构，但FPGA结构中都包含了下图所示三个基本块：可配置的逻辑块CLB、可配置的I/O模块和可编程互连资源。另外，还有可能有其它逻辑资源、如：锁相环、存储器、译码器等。随着FPGA的发展，各厂家所提供的资源越来越丰富、如：DSP模块、各种IP硬核、ARM硬核等。图 cyclone II系列内部结构框图16特点：特点： 规模大，能够完成任何数字逻辑的功能，实现系统集成规模大，能够完成任何

8、数字逻辑的功能，实现系统集成 在在ASIC投片前可验证设计的正确性，开发成本低投片前可验证设计的正确性，开发成本低 修改设计而不用改动硬件电路，开发周期短修改设计而不用改动硬件电路，开发周期短 减少减少PCB面积，提高系统可靠性面积，提高系统可靠性CPLDCPLD与与FPGAFPGA比较比较区别区别 ： 制造工艺不同制造工艺不同FPGA：查找表技术，：查找表技术，SRAM工艺工艺CPLD：乘积项技术，：乘积项技术，Flash/EEPROM工艺工艺 实现功能不同实现功能不同FPGA：时序逻辑电路：时序逻辑电路CPLD：组合逻辑电路：组合逻辑电路CPLD和和FPGA都是由可编程的逻辑单元、都是由可

9、编程的逻辑单元、I/O块和互连三个部分组块和互连三个部分组成。成。I/O块功能基本相同，而其它两个部分则有所区别。块功能基本相同，而其它两个部分则有所区别。17主流主流PLDPLD生产厂家生产厂家 FPGA的发明者，最大的PLD供应商之一 最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品page 18181、 逻辑阵列逻辑阵列块块(LAB)MAX7128S的结构的结构CPLDCPLD结构与工作原理结构与工作原理19CPLDCPLD结构与工作原理结构与工作原理20CPLDCPLD结构与工作原理结构与工作原理2、 宏单元宏单元21CPLDCPLD结构与工作原理结构与工作原理3、 扩

10、展乘积项扩展乘积项共享扩展乘积项结构共享扩展乘积项结构（1）共享扩展项）共享扩展项22并联扩展项馈送方式并联扩展项馈送方式（2）并联扩展项）并联扩展项CPLDCPLD结构与工作原理结构与工作原理23CPLDCPLD结构与工作原理结构与工作原理4、 可编程连线阵列可编程连线阵列PIA信号布线到信号布线到LAB的方式的方式245、I/O控制块控制块EPM7128S器件的器件的I/O控控制块制块CPLDCPLD结构与工作原理结构与工作原理25三大部分：三大部分： I/O块，块，FB（功能块）和互连矩阵（功能块）和互连矩阵 复杂可编程逻辑器件复杂可编程逻辑器件 CPLDCPLD Complicated

11、 Programmable Logic Device 26v CPLD三个组成部分三个组成部分 IOB-输入输出功能块输入输出功能块 LAB-逻辑阵列块（宏单元、扩展乘积项）逻辑阵列块（宏单元、扩展乘积项） PIA-可编程互联阵列可编程互联阵列27vCPLD是由是由PAL或或GAL发展而来，是由可编程逻辑发展而来，是由可编程逻辑的功能块围绕一个位于中心和延时固定的可编程互的功能块围绕一个位于中心和延时固定的可编程互连矩阵构成。连矩阵构成。v不采用分段互连方式，具有较大的时间可预测性。不采用分段互连方式，具有较大的时间可预测性。v采用采用EEPROM工艺工艺vCPLD延伸出延伸出2个发展趋势：可

12、擦除个发展趋势：可擦除PLD和现场可和现场可编程门阵列编程门阵列FPGA。 CPLD特点 28现场可编程阵列现场可编程阵列 FPGA内部结构由三部分组成：内部结构由三部分组成：v 可编程逻辑块（可编程逻辑块（CLB ）v 可编程输入输出模块可编程输入输出模块（IOB）v 可编程内部互连资源可编程内部互连资源（PIR）FPGA的基本结构的基本结构29查找表查找表0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器FPGA查找表单元内部结构查找表单元内部结构查找表LUT输入1输入2输入3输入4输出FPGA查找表单元查找表单元FPGAFPGA结构与工作原理结构与工

13、作原理30FPGAFPGA结构与工作原理结构与工作原理查找表查找表31CycloneCyclone系列器件的结构与原理系列器件的结构与原理 LAB阵列阵列 32CycloneCyclone系列器件的结构与原理系列器件的结构与原理 Cyclone LE结构图结构图 33CycloneCyclone系列器件的结构与原理系列器件的结构与原理 Cyclone LE普通模式普通模式 34CycloneCyclone系列器件的结构与原理系列器件的结构与原理 Cyclone LE动态算术模式动态算术模式 35CycloneCyclone系列器件的结构与原理系列器件的结构与原理 快速进位选择链快速进位选择链

14、36LUT链和寄存器链的使用链和寄存器链的使用 CycloneCyclone系列器件的结构与原理系列器件的结构与原理 37快速通道快速通道(FastTrack) FastTrack遍布于整个遍布于整个FPGA器件，是一系列水器件，是一系列水平和垂直走向的连续式平和垂直走向的连续式布线通道。布线通道。 FastTrackFastTrack连接是由遍布整个器件连接是由遍布整个器件的的“行互连行互连”和和“列互列互线线”组成的。组成的。 38DirectDriveDirectDrive技术和技术和 MultiTrackMultiTrack互联结构互联结构近期的近期的FPGAFPGA器件，如器件，如C

15、ycloneCyclone、StratixStratix等系列，等系列， FPGAFPGA内部硬件内部硬件资源的互联采用了资源的互联采用了DirectDriveDirectDrive技术和技术和 MultiTrackMultiTrack互联结构完成。互联结构完成。 39I/O单元与专用输入端口单元与专用输入端口 IO单元结构图单元结构图 40可选择的可选择的输入输入/ /输出输出 41嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block) 用用EAB构成不同结构成不同结构的构的RAM和和ROM 输 出输 出时 钟时 钟DRAM/ROM256x8512x41024x22048

16、x1DDD写 脉 冲写 脉 冲电路电路输出宽度输出宽度8 , 4 , 2 , 1 数据宽度数据宽度8 , 4 , 2 , 1地址宽度地址宽度 8,9,10,11 写使能写使能输 入输 入时 钟时 钟系统级系统级FPGAFPGA结构结构42系统级系统级FPGAFPGA嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block) M4K功能：功能：4608位位RAM；ROM设计；设计；200MHZ高速性能；双端口存储器；单个双端口存储高速性能；双端口存储器；单个双端口存储器；单端口存储器；字节使能；校验位；移位寄存器；器；单端口存储器；字节使能；校验位；移位寄存器；FIFO设计；混合

17、时钟模式。设计；混合时钟模式。 43系统级系统级FPGAFPGATriMatrixTriMatrix存储器存储器Stratix器件中的TriMatrix存储结构具有多达10Mbit的RAM和高达12Tbps的峰值存储带宽，是大存储应用的理想选择。 M512 模块（5121 到 3218）：作为FIFO功能和时钟域缓冲；M4K 模块（40961到12836）：满足中大小存储；MegaRAM模块（64K9到4K144）：满足大缓冲应用对可编程门阵列的需求。M512块M4K块M-RAMRake接收机相关器ATM信元数据包存储IP数据缓冲包移位寄存器Header/cell存储系统高速缓存小容量FIFO

18、缓冲信道化函数视频帧缓冲器FIR滤波器延迟线处理器的程序存储器反射消除器数据存储处理器代码存储TriMatrix存储应用44系统级系统级FPGAFPGA支持的外部存储器接口支持的外部存储器接口Cyclone器件支持的外部存储器接口存储技术I/O标准最大总线宽度最大时钟速度最大数据速度SDR SDRAM3.3 V LVTTL72bits167MHz167MbpsDDR SDRAM2.5 V SSTL Class ，72bits167MHz334MbpsDDR2 SDRAM1.8 V SSTL Class ，72bits167MHz334MbpsQDR SRAM1.8 V HSTL Class ，

19、36bits167MHz668Mbps45系统级系统级FPGAFPGA数字时钟管理数字时钟管理 Cyclone II PLL方框图 46系统级系统级FPGAFPGA数字时钟管理数字时钟管理 表 Cyclone II PLL特性特性指标时钟倍乘和分频m / (n置后分频计数器)相位移低至125皮秒的增量内部时钟输出数量每个PLL多达3个外部时钟输出数量每个PLL 1个馈送逻辑阵列锁相端口和PLL时钟输出其他可编程持续期和带宽门控时钟和人工时钟交换47系统级系统级FPGAFPGA数字时钟管理数字时钟管理 48系统级系统级FPGAFPGA系统级系统级I/O I/O Cyclone/Cyclone I

20、I 器件单端I/O标准支持I/O标准类型目标性能（MHZ）典型应用3.3-V/2.5-V/1.8-V LVTTL单端250 MHz一般用途3.3-V/2.5-V/1.8-V/1.5-V LVCMOS单端250 MHz一般用途SSTL-3 Class I & II参考电压166 MHzSDR SDRAMSSTL-2 Class I & II参考电压133 MHzDDR SDRAM及FCRAM3.3-V PCI单端66 MHzPC及嵌入式应用49系统级系统级FPGAFPGA系统级系统级I/O I/O 系统级I/O支持其他接口标准和协议。如Cyclone器件支持各种串行总线接口、通信

21、协议以及通信接口协议。 50系统级系统级FPGAFPGA系统级系统级I/O I/O 51平台级平台级FPGAFPGA乘法器乘法器 乘法器的9位工作模式 52平台级平台级FPGAFPGADSPDSP硬核硬核 DSP块的配置模式DSP块模式9918183636乘法器8个乘法器，8个乘积输出4个乘法器，4个乘积输出1个乘法器，1个乘积输出乘累加2个乘累加2个乘累加2乘加4个和输出，每个都是2个乘积相加2个和输出，每个都是2个乘积相加4乘加2个和输出，每个都是4个乘积相加1个和输出，每个都是4个乘积相加53平台级平台级FPGAFPGADSPDSP硬核硬核 54平台级平台级FPGAFPGA高速串行接口高

22、速串行接口 55FPGA/CPLDFPGA/CPLD测试技术测试技术JTAG方法的原理方法的原理 FPGA FPGA每个输入输出每个输入输出引脚都增加了一个移位引脚都增加了一个移位寄存器，在测试模式下，寄存器，在测试模式下，这些寄存器用来控制输这些寄存器用来控制输出引脚的状态和读取输出引脚的状态和读取输入引脚的状态，从而完入引脚的状态，从而完成了测试工作。成了测试工作。 56JTAGJTAG边界扫描边界扫描 内部逻辑测试内部逻辑测试 57JTAG边界扫描测试边界扫描测试 边界扫描边界扫描IO引脚功能引脚功能引脚引脚描描 述述功功 能能TDITDI测试数据输入测试数据输入(Test Data I

23、nput)(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCKTCK的上升沿移入。的上升沿移入。TDOTDO测试数据输出测试数据输出(Test Data)(Test Data)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCKTCK的下降沿移出。如果数据没有被移出时，该引脚处的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。于高阻态。TMSTMS测试模式选择测试模式选择(Test Mode Select)(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TA

24、PTAP控制器的转换。控制器的转换。TMSTMS必必须在须在TCKTCK的上升沿到来之前稳定的上升沿到来之前稳定TCKTCK测试时钟输入测试时钟输入(Test Clock Input)(Test Clock Input)时钟输入到时钟输入到BSTBST电路，一些操作发生在上升沿，而电路，一些操作发生在上升沿，而另一些发生在下降沿。另一些发生在下降沿。TRSTTRST测试复位输入测试复位输入(Test Reset Input)(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路( (在在IEEEIEEE规范规范中，该引脚可选中，该引脚可选) )。5

25、859JTAG状态机60配置模式：（1）被动串行（Passive Serial，PS）模式。异步串行微处理器实现配置。（2）被动并行同步 (Passive Parallel Synchronous，PPS)模式。通过并行同步的微处理器实现配置。（3）被动并行异步（Passive Parallel Asynchronous，PPA）模式。通过并行的异步微处理器实现配置。（4）被动串行异步（Passive Serial Asynchronous，PSA）模式。通过串行异步微处理器实现配置。（5）JTAG模式；通过IEEE的标准1149.1（JTAG）引脚实现配置。（6）主动串行 (Active S

26、erial，AS)配置。通过串行配置芯片实现配置。 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 61CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 6接口各引脚信号名称接口各引脚信号名称引引脚脚 1 2 3 4 5 6 7 8 9 10 PS 模模式式 DCK GND CONF_DONE VCC nCONFIG - nSTA TUS - DA TA0 GND JA TG模模式式 TCK GND TDO VCC TMS - - - TDI GND 10芯下载口芯下载口 62CPLD的的ISP方式编程方式编程 CPLDCPLD和和FPGAFPGA的编程与配置的编程与配置 CP