Verilog语言实现FSK调剂参考模板

1、深 圳 大 学 实 验 报 告 课程名称： 可编程ASIC设计 实验项目名称：基于FPGA的2FSK调制器的实现 学院： 电子科学与技术 1 / 9一、实验目的1、熟悉运用Verilog语言描述硬件；2、掌握2FSK调制的原理；3、学习综合和不同层次的仿真。二、 实验原理1、2FSK调制原理2FSK信号是用载波频率的变化来表征被传信息的状态的，被调载波的频率随二进制序列0、1状态而变化，即载频为时代表传0，载频为时代表传1。显然，2FSK信号完全可以看成两个分别以和为载频、以和为被传二进制序列的两种2ASK信号的合成。2FSK信号的典型时域波形如图10-1所示，其一般时域数学表达式为 图10-

2、1 2FSK信号的典型时域波形 （10-1）式中，是的反码，即2、用FPGA实现2FSK调制器的方案采用键控法实现2FSK，功能模块设计如图所示。通过不同的分频器，产生频率分别为f1和f2的基频。基带信号为“1”时， 频率号为“1”时，频率f1的信号通过；当基带信号为“0”时，频率f2的信号通过。f1和f2作为正弦表的地址发生器的时钟，正弦表输出正弦波的样点数据，经过D/A数模转换，得到连续的2FSK信号。三、 实验过程1、通过对2FSK调制的原理的认识可知，要想用Verilog 语言将这个信号调制出来，首先要产生两个不同频率的信号f1和f2，在Verilog里可以对输入时钟信号进行不同的分频

3、从而可以产生两个不同频率的信号。实现分频的代码如下所示：always (posedge Clk)beginif(count>1000000) /设置分频大小begincount=0;f_l = f_l; /分频后的信号输出endelsecount=count+1;end2、根据输入信号的变化选择不同的频率 assign f=(Sin=1'b1) ? f1:f2; /Sin为输入信号，f为所选取的频率3、根据所选取的频率查找正弦表然后输出正弦表的数值。/以频率为f的速率产生正弦表地址always (posedge f)beginif(wave>=4) wave=1;else

4、wave=wave+1;end/采样点为四个的正弦表always (wave)begincase (wave)1 : Sout=0;2 : Sout=1;3 : Sout=0;4 : Sout=-1;default : Sout=0;End到此2FSK的主要模块已经设计完成，最终的完成的源程序请查看附录，编写测试程序在ModelSim中的仿真结果如下图所示。程序经Quartus II进行综合后下载到开发板上，并将输出的正弦信号经过D/A转换之后在示波器中观察到的波形如下图所示。对比仿真的波形和实际硬件实现的波形是完全一致的。 在ModelSim中的仿真结果 进D/A转换后在示波器中观察的结果1

5、 进D/A转换后在示波器中观察的结果2四、 实验总结通过本次实验，深入了解了2FSK调制的原理，并利用Verilog语言实现2FSK调制，还通过软件的仿真和下载到开发板的验证，使我更进一步对Verilog语言的了解，并掌握了ModelSim在仿真中的重要作用，更熟悉了开发板的使用。附录源程序module FSK(Clk,Sout);input Clk;output7:0 Sout;reg 7:0Sout;reg f1,f2,f_l;wire f;reg Sin;reg31:0 count1,count;reg31:0 count2; reg7:0 wave;reg7:0 men;/进行值的初始

6、化initialbeginf1=0;f2=0;count=0;count1=0;count2=0;wave=1;Sin=0;f_l=0;men=0;end/进行分频产生一个频率比较低的信号作为输入信号always (posedge Clk)beginif(count>1000000)begincount=0;f_l=f_l;endelsecount=count+1;end/产生一个随机信号Sinalways ( posedge f_l)beginmen0<=(men7men6);men1<=men0;men2<=men1;men3<=men2;men4<=m

7、en3;men5<=men4;men6<=men5;men7<=men6;Sin<=men0;end/进行分频产生频率为f1的信号always (posedge Clk)beginif(count1>1000) /设置分频的大小begin count1=0; f1<=f1;endelse count1=count1+1;/进行分频产生频率为f2的信号if(count2>5000) /设置分频的大小begin count2<=0; f2<=f2;endelse count2=count2+1;endassign f=(Sin=1'b1

8、) ? f1:f2; / 根据输入信号Sin进行频率选择/产生正弦表地址，用于选取正弦信号的值always (posedge f)beginif(wave>=60) wave=1;else wave=wave+1;end/采样点为六十的正弦信号表always (wave)begincase (wave)1 : Sout=248;2 : Sout=247;3 : Sout=245;4 : Sout=242;5 : Sout=237;6 : Sout=231;7 : Sout=224;8 : Sout=216;9 : Sout=207;10: Sout=197;11 : Sout=186;1

9、2 : Sout=174;13 : Sout=162;14 : Sout=150;15 : Sout=137;16 : Sout=124;17 : Sout=111;18 : Sout=98;19 : Sout=86;20 : Sout=74;21 : Sout=62;22 : Sout=51;23 : Sout=41;24 : Sout=32;25 : Sout=24;26 : Sout=17;27 : Sout=11;28 : Sout=6;29 : Sout=3;30 : Sout=1;31 : Sout=0;32 : Sout=1;33 : Sout=3;34 : Sout=6;35 : Sout=11;36 : Sout=17;37 : Sout=24;38 : Sout=32;39 : Sout=41;40 : Sout=51;41 : Sout=62;42 : Sout=74;43 : Sout=86;44 : Sout=98;45 : Sout=111;46 : Sout=124;47 : Sout=137;48 : Sout=150;49 : Sout=162;50 : Sout=174;51 : Sout=186;52 : Sou