CD4511引脚图及功能文档1

1、CD4511引脚图及功能CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码七段码译码器，特点如下：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。用CD4511实现LED与接口方法如下图：              其功能介绍如下：             BI：4脚是消隐输入控制端，当

2、BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。            LT：3脚是测试输入端，当BI=1，LT=0 时，译码输出全为1，不管输入 DCBA 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。             LE：锁定控制端，当LE=0时，允许译码输出。 LE=1时译码器是锁定保持状态，译码器输出被保持

3、在LE=0时的数值。            A1、A2、A3、A4、为8421BCD码输入端。             a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。          CD4511的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻就可工作。1. CD45

4、11的引脚 CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动LED。其引脚图如3-2所示。 各引脚的名称：其中7、1、2、6分别表示A、B、C、D；5、4、3分别表示LE、BI、LT；13、12、11、10、9、15、14分别表示   a、b、c、d、e、f、g。左边的引脚表示输入，右边表示输出，还有两个引脚8、16分别表示的是VDD、VSS。 2. CD4511的工作原理1. CD4511的工作真值表如表3-2 2. 锁存功能 译码器的锁存电路由传输门和反相器组成,传输门的导通或截止由控制端LE的电平状态。 当LE为“0”电平导通，TG2截止；当L

5、E为“1”电平时，TG1截止，TG2导通，此时有锁存作用。如图3-3（3）译码 CD4511译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数 据B、C进行组合，得出、四项，然后将输入的数据A、D一起用或非门译码。 （4）消隐 BI为消隐功能端，该端施加某一电平后，迫使B端输出为低电平，字形消隐。消隐控制电路如图3-4所示。 消隐输出J的电平为 J= =（C+B）D+BI如不考虑消隐BI项，便得J=（B+C）D据上式，当输入BCD代码从1010-1111时，J端都为“1”电平，从而使显示器中的字形消隐。输      

6、60; 入输        出LEBILIDCBAabcdefg显示XX0XXXX11111118X01XXXX0000000消隐01100001111110001100010110000101100101101101201100111111001301101000110011401101011011011501101100011111601101111110000701110001111111801110011110011901110100000000消隐01110110000000消隐01111000000000消隐01

7、111010000000消隐01111100000000消隐0111111000000消隐111XXXX锁       存锁存表3-2 CD 4511的真值表CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK端置“0”；若用CLK信号上升沿触发，触发信号由CLK端输入，ENABLE端置“1”。RESET端是清零端，RESET端置“

8、1”时，计数器各端输出端Q1Q4均为“0”，只有RESET端置“0”时，CD4518才开始计数。 CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计

9、数。CD4520/CC4520为二进制加计数器，由两个相同的内同步4级计数器构成。计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数。在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。CR线为高电平时，计数器清零。计数器在脉动模式可级联，通过将Q3连接至下计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。引脚功能： 引脚符号功能1 9CLOCK时钟输入端7 15RESET消除端2 10ENABLE计数允许控制端3 4 5 6Q1A-Q4A计数输出端11 12 13 14Q1B-Q4B计数输出端8 VSS地16VDD电源正  &

10、#160;  CD4518 CD4520 引脚图                                            CD4518逻辑图

11、60;                                       CD4520逻辑图真值表功能：CLKENABLERESETACTION上升沿 10加计数 0下降沿 0加计数 下降沿 X0不变 X上升沿

12、 0不变 上升沿 00不变 1下降沿 0不变 XX1Q0Q4=0                                      CD4518 CD4520时序图典型应用电路：   

13、0;                        纹波串联4个计数器正极性边缘触发                        

14、;              同步串联二进制计数器负边缘触发                         功能图 极限参数： DC Supply Voltage Range, (VDD)-0.5V to +20V(Voltage Referenced