基于CPLD的正交解码器

1、基于CPLD的正交解码器/计数器接口芯片电机控制设计蔡明发陈庞明新科技大学新中兴路Hsinfeng,新竹,台湾, R. O. C.摘要-在本文中我们提出了一个采用Altera FLEX lOKA CPLD的正交解码器/计数器接口芯片(ASIC)的设计，在数字运动控制系统中执行解码、计算和总线接口函数。该ASIC包含一对数字过滤器、正交译码器,一个向上/向下计数器,一个门闩和抑制电路,一个8位数字处理系统总线接口。数字滤波器的设计是基于有限状态机模型与数据路径(FSMD)。用于检测电机转动方向的新方案也被提出。该ASIC可以应用到数字电机控制系统获取的旋转速度或马达，其配备了一个光学编码器的位置

2、。数据采集可以由两个连续读取周期扩展到16比特整数格式。仿真和实验测试显示验证ASIC功能正常。关键词：电机控制，解码器/计数器接口芯片，CPLD一、引言在宽调速范围的高性能数字电机控制系统，某些接口集成电路(IC)，通过它仍需要得到电机反馈的位置或速度的信号，虽然无传感器控制得到了越来越多的关注。有许多类型的电机的传感器，例如转速计，电位计，旋转变压器和光学编码器，用于获取电机的旋转角度或转速。其中，光学式编码器是最常用的，因为它的输出信号是数字式的高抗干扰性和高的分辨率。有三种类型的光学编码器的运动控制常用。他们是顺时针/逆时针(CW / CCW)，脉冲，方向（脉冲/方向），以及正交A/

3、B相。其中，最后一个是最流行的，因为它可以产生4分辨速率。在过去的二十年中，大多数的数字电机控制是通过使用微处理器2完成的，如图1所示。一些接口集成电路,如惠普HCTL2000 HCTL2016,正交解码和计算光学编码器的输出信号也可以在商业市场。然而，整个控制系统的建设是复杂的，成本并不便宜。近来，在超大规模集成电路技术的进步使得有可能对数字控制器，接口IC，或其他应用程序特定的集成电路(ASIC)的设计采用复杂可编程逻辑器件(CPLD)或现场可编程门阵列(FPGA)中相同的芯片。虽然正交解码器/计数器接口芯片在文学的设计并不缺乏，但这项工作是在晶体管级进行。在本文中，我们提出了接口IC在门

4、的设计和寄存器级别，采用Altera公司的FLEX10KA CLPD设备。通过该计划，本电路的实现比以前更轻松。接口IC可以执行过滤，正交解码，位置计数，总线接口功能。仿真和实验测试，验证了本接口芯片的正常工作。该电路可以被集成为应用程序特定的数字控制IC用于运动控制的电路的一部分。图1、基于微处理器的电机控制系统二、所需的功能图2显示了系统功能框图的接口集成电路,具有两相界面的光学编码器和一个8位接口标准微处理器或特定于应用程序的数字系统。接口IC所要求的功能的描述如下。由于许多电机通常工作在嘈杂的环境中，由于电磁耦合或振动，这可能会引入编码器的输出不必要的噪音。A.一对数字滤波器，一个用于

5、通道A，而另一个用于信道B，都需要过滤掉的输入信号中的噪声。正交解码器电路也需要解码传入滤波的信号来确定电机的转动方向和由四个因素乘以输入信号的分辨率。一种位置计数器，然后根据需要来向上或向下计数，根据从解码器输出中的一个的旋转方向指示所得到的译码的脉冲。图2、接口IC的系统功能块图3、数字滤波器的电路架构脉冲数被统计后,系统可以通过两种方式利用计数器。首先，使用16位的锁存器抑制逻辑芯片上允许访问与8位总线16位计数。其次，当一定要8位计数时，一个简单的8位模式可通过禁用抑制逻辑。芯片上的禁止逻辑抑制从计数器的时间间隔内数据的传送到数据锁存器的位置，该锁存输出被读取。抑制逻辑允许微处理器或数

6、字系统首先读取从锁存器高字节，然后读低位字节构成锁存。同时，计数器可以继续跟踪从信道A和信道B的输入信号的正交解码器状态。在下文中，只对数字滤波器，正交解码器和抑制逻辑设计进行叙述。位置计数器和锁存电路，这是很常见的，这里不再叙述。三、本接口IC的设计A、数字滤波器数字滤波器是基于数据路径的有限状态机模型(FSMD)的设计。图3示出了数字滤波器，它由一个2:1多路复用器和一个D触发器构成，由一个识别器来检查控制单元的电路结构，如果从光学编码器的输入具有短持续时间的脉冲，然后控制所述输入数据流通过数据路径。如果输入电平有至少三个连续的时钟周期相同的值（1或0），则输入不被认为是一个噪声。在这种情

7、况下，识别器的输出为高电平，然后允许输入数据流通过数据通路。数据值成为过滤器新的输出，否则将被认为是过滤器的噪声输入和数据通路的输出保持不变。我们假定控制单元的设计遵循有限状态机(FSM)模型，包括一个下一状态逻辑，状态寄存器，以及输出逻辑。该模型的结构开始于一个状态图和/或下一状态和输出的表的生成。图4(a)所示，其中包含七个优化的状态，每个状态都有不同的下一个状态或输出每个输入识别器的状态图。用适当的状态编码的相应下一状态/输出表如图4(b)。完成状态最小化和状态编码的过程之后，我们就可以选择有限状态机模型执行适当类型的触发器。因为D触发器需要较少的连接，它们被选择为我们的设计。通过使用D

8、触发器充当了状态寄存器激发表，激励和输出方程，如图4(c)所示。数字滤波器电路和模拟结果示于图。分别为图5(a)和(b)。如从图中可以看出。5(b)所示，对输入信号(x)的短持续时间的噪声消耗3个时钟的延迟为代价输出(dfout)。图4、数字滤波器的识别器的设计：(a)状态图，(b)下一状态1输出表，(c)激发表，激励和输出方程图5、(a)该数字滤波电路，(b)仿真结果图6、该方案确定的旋转方向B、正交解码器正交解码器部分包括一个方向译码器和一个4-时间变化率的电路。它的样品在两个正交信号的数字滤波器的输出，并观察这些输出在时钟的上升沿变化。两个正交信号可以被编码为四个状态。状态变化可以通过以

9、前的采样状态比较当前采样状态进行检测。这频率可以依次通过四个因素乘以输入信号得到。用于检测电动机的旋转方向的新方法示于图6。可以看出，8，14，07和1中的顺时针方向上的编码状态不同于2，11，13，和4的状态。因此，我们可以使用一个4到16多路分解器和一些输出逻辑来检测方向。计数方向（向上或向下）也可以通过观察过去和当前的状态决定。设计电路示于图7的底部。图7的上半部分示出了4-时间变化率电路的设计，它的输出是要取到一个向上/向下位置计数器。Ç、抑制逻辑抑制逻辑部分样品的OE和SE在时钟的下降沿的微处理器或数字系统中读命令信号和抑制位置数据锁存器，以避免在两个字节的读周期被更新为1

10、6锁存的数据位数据的访问。图7、正交解码器和四时间率电路图8、(a)状态图，(b)下一个状态/输出表，(c)激发表和激励方程：抑制逻辑的设计抑制逻辑的设计也遵循上文所述的有限状态机模型。状态图和下一个状态/输出表分别如图8(a)和(b)所示。可以看出，有三个最小的状态和仅两个触发器都需要对模型的实现。同样，我们用D触发器作为由于它的简单状态寄存器。激发表和方程式的输入逻辑示于图8(C)。输出是一样的作为第二触发器的输出状态。四、模拟与试验研究通过使用Altera的MAX PLUS II开发的软件工具绘制接口IO集成电路的总体电路示于图9。在这个工具中提供的波形仿真验证了每个电路符号的对应数字。

11、整体仿真结果来测试接口的IC的功能被显示在图10，通过给两个正交输入信号(CHA和CHB)和一个时钟信号的频率比输入正交信号高得多。可以看出，4 - 时间变化率信号(4xff)，其频率是与输入脉冲的成功生成另外四次，方向信号(DIR)是低电平，如果相位的信号被领先B相信号和积极的高，如果相位的信号滞后于B相的信号。位置向上/向下计数器向上计数从0到9，而DIR信号为低电平，然后向下计数到0，而DIR信号为高电平有效。位置数据锁存器输出（锁存）保持在6当OE/信号为低电平有效的16位数据的访问。同时抑制逻辑输出信号(inh)为高电平并保持高电平，直到低字节数据已被读出的第二个读周期。仿真结果表明

12、，正交解码器/计数器接口芯片的功能是正确的。图9、正交解码器/计数器接口芯片的整体电路图10、正交解码器/计数器接口芯片的仿真结果设计电路已经由本实验系统进一步测试，如图11所示。电机光电编码器可以产生两个正交A/ B相的信号与2000脉冲每转的速度。在个人电脑的测试程序已被设计为读锁存接口IC的计数。用于解码和计数脉冲，我们在大约每五秒钟手动旋转电机轴。在时间间隔，我们可以看到在PC显示器上的锁定计数显示清晰。在顺时针方向旋转1周，将有8000个脉冲被计数，然后在十六进制数据格式下显示数量是1F40。表I总结对应于旋转周期的顺时针和反时针方向，分别计数数。该结果也验证了正交解码器/计数器接口芯片的正常工作。图11、该实验系统，用于测试接口集成电路表